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東大、1チップ 512 GFlops の512コアプロセッサ発表」記事へのコメント

  • シーケンシャルアクセスが多そうだからキャッシュもあんまり効かなそうだし、メモリ律速になるんだろうなと思ってみる。
    • チップ内共有メモリをシェアしている各プロセッサは非常にパイプラインが浅いか、むしろ まったくパイプラインを使用していないと思われます。
      そうすると各プロセッサはメモリアクセス以外の仕事に忙しく連続したメモリアクセスは発生しません。
      共有メモリをシェアするプロセッサの数はメモリアクセスの競合が許容できる範囲で決められたはずです。
      こうすることにより非常に深いパイプラインがストールしないで動作するのと同じような効果があるのじゃないかと思います。
      • by Anonymous Coward on 2006年11月07日 13時24分 (#1052949)
        これはFPGAの発展型のリコンフィギャラブルデバイスの一種でしょう。
        DAP/DNAのDNA [ipflex.com]とかKilocore [srad.jp]とかの仲間。
        だから、各PEを直列に接続して問題に適したデータパス(パイプライン)を作る。
        SPEが独立したRISCプロセッサであるCellのような「マルチコアプロセッサ」とは別物。
        親コメント

私はプログラマです。1040 formに私の職業としてそう書いています -- Ken Thompson

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