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ウェハの一番おいしい基礎部分を配線パターンだけで消費する感じなんだがそれでいいのだろうか？
ウェハに関してそういう言い方をするとゴーフレット [google.co.jp]で頭がいっぱいになるじゃないか。（この場合一番おいしいのは中間層だけど）
半導体メモリ設計やってるけど、何言ってるのかさっぱりわからん
３次元積層のデバイスは熱の問題が気になりますねっ。逃げ場がないので…。XPointだとTSV式の積層より遥かに蜜でしょぉし。特定の物理メモリエリアだけを頻繁に使うと、そこだけ断線したりして…。(´∀｀)
今のNANDフラッシュみたいにチップを何枚も重ねたら、下のチップは熱が逃げないし、上のチップは下から炙られるしで大変だろうけど、今回のやつなら何層積層したところでチップの厚みはたかがしれているから、熱がチップ内部にこもることはないんじゃないだろうか。
狭いエリアで熱が大量に発生するから温度が急激に上がるんですよ。ダークシリコン問題とか言われてる奴。動作電圧の低下等トランジスタあたりの消費電力低下が高密度化ほど上手く進まず、普通の冷却ではとても追いつかないというか熱伝導的にも限界があるという状態。
コレが原因でマルチコア化や一時的なターボブーストなんかの技術が必要になった。# ターボブーストは放熱能力的にはオーバクロックでも他の要素的には定格動作になるだけだとか
メモリチップはCPUほど熱を出さないのかもしれないけど、それでも何倍も集積したら温度は上がる。
FinFET にしても SOI、そして Gate-All-Around、Nano-Wire など、こらからのデハイスは放熱には悪い方向に行くのは必死ですね。今後は熱設計が大きな課題になるかも。
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ハッカーとクラッカーの違い。大してないと思います -- あるアレゲ
記事の概念図の通りだと (スコア:0)
ウェハの一番おいしい基礎部分を配線パターンだけで消費する感じなんだが
それでいいのだろうか？
Re:記事の概念図の通りだと (スコア:1)
NANDはそれほどではなく、3D NANDなんかは柱状のシリコンの周りを取り囲むようについていたりします。
さらに今回のメモリはトランジスタが必要無いということで、このような構造が可能なのだと理解しています。
Re:記事の概念図の通りだと (スコア:1)
ウェハに関してそういう言い方をするとゴーフレット [google.co.jp]で頭がいっぱいになるじゃないか。
（この場合一番おいしいのは中間層だけど）
Re: (スコア:0)
半導体メモリ設計やってるけど、何言ってるのかさっぱりわからん
Re: (スコア:0)
３次元積層のデバイスは熱の問題が気になりますねっ。逃げ場がないので…。XPointだとTSV式の積層より遥かに蜜でしょぉし。特定の物理メモリエリアだけを頻繁に使うと、そこだけ断線したりして…。(´∀｀)
Re: (スコア:0)
今のNANDフラッシュみたいにチップを何枚も重ねたら、下のチップは熱が逃げないし、
上のチップは下から炙られるしで大変だろうけど、今回のやつなら何層積層したところで
チップの厚みはたかがしれているから、熱がチップ内部にこもることはないんじゃないだろうか。
Re: (スコア:0)
狭いエリアで熱が大量に発生するから温度が急激に上がるんですよ。ダークシリコン問題とか言われてる奴。
動作電圧の低下等トランジスタあたりの消費電力低下が高密度化ほど上手く進まず、
普通の冷却ではとても追いつかないというか熱伝導的にも限界があるという状態。
コレが原因でマルチコア化や一時的なターボブーストなんかの技術が必要になった。
# ターボブーストは放熱能力的にはオーバクロックでも他の要素的には定格動作になるだけだとか
メモリチップはCPUほど熱を出さないのかもしれないけど、それでも何倍も集積したら温度は上がる。
Re: (スコア:0)
FinFET にしても SOI、そして Gate-All-Around、Nano-Wire など、こらからのデハイスは放熱には悪い方向に行くのは必死ですね。今後は熱設計が大きな課題になるかも。