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にわかな奴ほど語りたがる -- あるハッカー
過去には例があるような… (スコア:2, 興味深い)
ただ、「オープンハードウェアを作るぞぉ」って意気込んで作るんじゃなくて、「作ってみた。動いた。公開してみた。」ってノリにはなると思うけど。雑誌について来た設計図に興味がある人が修正を加えてと言うのがある程度集積されるような感じで、プロジェクトとし
Re:過去には例があるような… (スコア:1)
共有する場合、今ならどんな手法があるので
しょうか？
＃CVSでマージもできそうな、テキストベース
＃の製図言語みたいなものを想像しているの
＃ですが
Re:過去には例があるような… (スコア:0)
Re:過去には例があるような… (スコア:3, 参考になる)
んー・・・なんかちょっと混同されているような(汗)。
RTLってのは、ネットリスト(回路などを記述したもの)の記述形式で
機能をどう実現するか抽象化した状態で記述するレベルのことであって、
言語の種類とかじゃありませんよ。
＃RTLネットリストをVHDLやVerilog-HDLなんかで書くものなので、
＃この場合、Verilog-HDLとかVHDLと書くべきではないかと。
で、System CはそういうVHDLなんかの一つ前のものになりそうです。
＃System C規格に沿って記述して、compileでゲートをマッピングして
＃ゲートレベルネットリストを作ったりするのではないかと。
今は、設計ツール側のサポートがこれからのものなので、Sytem Cを
直接受け入れてゲートレベルにマップするような論理合成ツールは
わたしは聞いたことないんで、おそらくHDL言語を一度経由するんでは
ないかな、と推測してるんですけどね。
ちなみに、大規模なLSIのネットリスト設計に欠かせない論理合成toolってのは、
基本的にメーカー品はめちゃめちゃライセンス料が高いです。
＃オープンな論理合成tool・・・FPGA用のものを無断転用したら
＃ライセンス違反になるんではないかな(汗)？
>基板設計するかたはどのように設計してるかが知りたいですね。
わたしはLSI作ってる側ですが、数少ない経験で基板側の設計にもちょっと
興味があって、調べたことがあるんですけど、それぞれ、独自の社内toolがあったり
CADのメーカー製のものがあったりするようですね。
で、GPLのEDAtool [seul.org]なんてものもあったりして。
＃まぁ、出力側がGerberかDXFなら、たいていの基板製造メーカーは
＃受けてくれそうですけどねぇ・・・。
＃ただし、結局のところ、どのように部品配置をするか、どのように
＃アースをするか、パスコンはどうするか、なんてのは基板メーカーの
＃技術によったりするんで、なかなか分散作業したり後で修正したり、
＃なんてのは難しいと思いますけど。
＃・・・って、上記の部分も、少しでもやったことある人じゃないと
＃理解できないかも(汗)。
---- redbrick
Re:過去には例があるような… (スコア:0)
詳しい説明ありがとうございます。
>んー・・・なんかちょっと混同されているような(汗)。
実際にLSI設計に関わってるわけではないので、 その可能性は高いです。
>＃RTLネットリストをVHDLやVerilog-HDLなんかで書くものなので、
>＃この場合、Verilog-HDLとかVHDLと書くべきではないかと。
仕事の都合上、Verilog=セルライブラリという感じになってたので、
RTLが別次元のものの感覚で書いてしまいました(^^;
>で、GPLのEDAtool [seul.org]なんてものもあったりして。
>ちなみに、大規模なLSIのネットリスト設計に欠かせ
Re:過去には例があるような… (スコア:0)
> すごいですよね、隣で簡易版1000万オーバーとかという話を聞いてて、
> gcc+emacs+gdbがあれば満足する身としては気が遠くなる話です。
所詮LSI設計にしか使えないので、
gcc等とはユーザー数が比べるのも馬鹿らしいぐらい少ないです。
目的やターゲット市場を考えると、そんな高いとは思いません。
むしろ、昔と比べてベンチャー企業が増えて競争が激しくなって
リーズナブルになってきてるようにも思います。
機能追加要求への対応も良くなってきているし。
とはいえ、これらのベンチャーがS社やC社に
どんどん