アカウント名:
パスワード:
https://www.techpowerup.com/forums/threads/amd-confirms-ryzen-marginal... [techpowerup.com]
ここを読めば、おおよその事は分かるでしょう。ワークアラウンドは、μ op cache を切ることです。ただ、設定自体が存在していない M/B が大半なので、M/B メーカーの対応待ちでしょうか (自分で mod BIOS を作るか)
FreeBSD で出た、特定のメモリ空間をアクセスすると問題が発生するのは、新しい石が来ても解決しないようです。μ op cache と関連性があるかは、現段階では不明です。
同じく %rip register (64bit Instruction Pointer) が、特定の条件で 64 Bytes ズレるのも、μ op cache disable だけで解決するか、不明です。
AMD は linux だけと言いたいようですが、各 OS で問題は発生しており、Windows で発生しないという根拠は示されていません。
なぜ Ryzen TR や、EPYC では問題が発生しないのかも、説明が行われていません。
メモリタイミングを正しく設定しない M/B が販売されていた事、GCC の segv は歴史的に出て当たり前など、様々な事が重なって、問題に対して発表が遅くなったみたいですね (QA が下手というか、していないというのに等しい気がしますが)
以下は噂話です。
製造プロセスの過程に問題があって、それらが改善された週の物は、(一部の問題を除いて) 動くようです。14nm LPP をどこの会社が作ったか考えると、想像に難しくない話しかと。
今まで黙っていたのは、Ryzen TR, EPYC への影響や、株価の低迷を避けたかったという憶測もありますが、ユーザーが問題を提起してから 4 ヶ月近く放置していたのですから、そう言われても、致し方ないでしょう。
より多くのコメントがこの議論にあるかもしれませんが、JavaScriptが有効ではない環境を使用している場合、クラシックなコメントシステム(D1)に設定を変更する必要があります。
私はプログラマです。1040 formに私の職業としてそう書いています -- Ken Thompson
購入する前に (スコア:1)
https://www.techpowerup.com/forums/threads/amd-confirms-ryzen-marginal... [techpowerup.com]
ここを読めば、おおよその事は分かるでしょう。ワークアラウンドは、μ op cache を切ることです。ただ、設定自体が存在していない M/B が大半なので、M/B メーカーの対応待ちでしょうか (自分で mod BIOS を作るか)
FreeBSD で出た、特定のメモリ空間をアクセスすると問題が発生するのは、新しい石が来ても解決しないようです。μ op cache と関連性があるかは、現段階では不明です。
同じく %rip register (64bit Instruction Pointer) が、特定の条件で 64 Bytes ズレるのも、μ op cache disable だけで解決するか、不明です。
AMD は linux だけと言いたいようですが、各 OS で問題は発生しており、Windows で発生しないという根拠は示されていません。
なぜ Ryzen TR や、EPYC では問題が発生しないのかも、説明が行われていません。
メモリタイミングを正しく設定しない M/B が販売されていた事、GCC の segv は歴史的に出て当たり前など、様々な事が重なって、問題に対して発表が遅くなったみたいですね (QA が下手というか、していないというのに等しい気がしますが)
以下は噂話です。
製造プロセスの過程に問題があって、それらが改善された週の物は、(一部の問題を除いて) 動くようです。14nm LPP をどこの会社が作ったか考えると、想像に難しくない話しかと。
今まで黙っていたのは、Ryzen TR, EPYC への影響や、株価の低迷を避けたかったという憶測もありますが、ユーザーが問題を提起してから 4 ヶ月近く放置していたのですから、そう言われても、致し方ないでしょう。