「LSIのクロック調整で消費電力半減」記事へのコメント

GAを用いた設計の評価って?

[Anonymous Coward]

GAを理解しないで書いてスンマセン． ただ，人手(with CAD)で作るのと，GAで解けるように問題設定してシミュレーションするのとでは，工程としてどちらがどういった点で有効なんでしょうか?

Re:GAを用いた設計の評価って?

[Anonymous Coward]

速いチップを作ろうとすると、クロックツリー合成（ＣＴＳ）ではダメだということなんだろうか？
なんか、クロックのタイミングをフリップフロップ（ＦＦ）ごとにずらしてタイミング調整するなんてすごく違和感があります。
まあ、ＦＦのクロ

Re:GAを用いた設計の評価って?

[redbrick (4865)]

>速いチップを作ろうとすると、クロックツリー合成（ＣＴＳ）ではダメだ
>ということなんだろうか？

単純に、アプローチする観点が違うって事じゃないかと思います。
＃CTSで解決するかもしれないけど、こういう手法もあるよ、って事かと。

まぁ、ASIC屋の立場からすると、

>クロックのタイミングをフリップフロップ（ＦＦ）ごとにずらして
>タイミング調整するなんてすごく違和感があります。

ってところで、「はっきり言って使えないなぁ」と言うしかないですけどね。
＃理屈はそんなに筋が悪くないとは思うけど、なんか視点が数年くらい
＃古い気がするし

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---- redbrick

Re:GAを用いた設計の評価って?

[Anonymous Coward]

>>ＦＦのクロックに遅延挿入できれば部分的なセットアップ不足には
>>効き目がありそうな気が
>
>製造後は無理だけど、設計中はそんな程度のパッチワークみたいな
>対症療法的な手法は全然可能ですけど、システムとしての動作に支障を
>きたさないか、検証が大変なだけであんまり意味がないので、普通は
>やらないですね。

普通はやらないけど、ＡＳＩＣ屋さんのお客の立場から言うと、スケジュール的に厳しいときにはやってしまい

Re:GAを用いた設計の評価って?

[redbrick (4865)]

>ＡＳＩＣ屋さんのお客の立場から言うと、スケジュール的に
>厳しいときにはやってしまいたくなる技のような

クロックを局所的にずらした状況で、製品の信頼性や機能の妥当な
検証作業が、すぐに終わるなら、誰も反対しやしないと思うのです
けど・・・。

>そんなパスは早く見つかるだろうから普通は優先パス（だっけ？）指定して
>とっとと再レイアウト

そうですね、それが普通の対処だと思います。

>＃ピンの同時変化制限対策には使えないかな

外部端子の出力ピンでなら可能性は皆無ではないと思いますが・・・
かなり難しそうな気が。
＃出力の波形を同時動作対策としてラインごとにずらしても、お客さんが
＃満足してくれるか？ってのもあるので、ASIC屋としては提案しにくいですし。
＃パッケージに出たら、パラメータが数桁変わるから、なかなか
＃chip内だけで閉じた検証のようにはいかないしなぁ・・・。

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---- redbrick