読み返してみて、これじゃわからないと思うので補足します。 GithubにあるSystemVerilogはRegister Transfer Levelの記述がされているようです。
そしてそのWikipedia情報によれば、Register Transfer Languageは HDLで言うところのRegister Transfer Levelを記述するものではありません。 Register Transfer Notationの記述にあるように、Register Transfer Languageは 低レベル記述をするものであって、HDLでいえばネットリスト記述用です。 HDLはBehavior Level, Register Transfer Level, Gate Level (Netlist)のすべてが記述可能であって、 Register Transfer Languageではありません。
重箱の隅ですが RTL違い (スコア:0)
>レジスタ転送言語（RTL）用のVerilogソースコードも寄託している点を力説する
TechCrunch
>Verilog source code for register transfer language (RTL)
TechCrunch 原文
>Verilog source code for register transfer language (RTL)
AzureBlog
(Kushagra Vaid General Manager, Azure Hardware Infrastructure)
RTLと書いてあったのでMSのスポークスマンがソフト界隈の語彙で当ててしまったのだろうが
ここではRTLのLは Language ではなくて Level (ロジック表記の粒度を示す)
と思ったら、ゼネラルマネージゃの人か。この人もソフト畑の人なのだろう
GCCとかの実装で中間表現としてのRTLもあるけど別物ですな
Re:重箱の隅ですが RTL違い (スコア:1)
間違ってないよ
Register Transfer Levelを記述するのがRegister Transfer Language
https://en.wikipedia.org/wiki/Register_transfer_notation [wikipedia.org]
https://en.wikipedia.org/wiki/Register_transfer_language [wikipedia.org]
Re: (スコア:0)
ああすみません、ちょっとコード読んでみましたが
なんだか合成可能に見えない。
私の知っているRTLではないようだ。
Lは language の方かも。
Re: (スコア:0)
そのRegister Transfer Languageの例としてGCCのやつが載ってるが。
上のリンク先を見ると、HDLで言うところのネットリストのレベルだな。
Githubのやつを見てみたけど、HDL界隈でいうところのRTLの記述がされてました。
Re: (スコア:0)
読み返してみて、これじゃわからないと思うので補足します。
GithubにあるSystemVerilogはRegister Transfer Levelの記述がされているようです。
そしてそのWikipedia情報によれば、Register Transfer Languageは
HDLで言うところのRegister Transfer Levelを記述するものではありません。
Register Transfer Notationの記述にあるように、Register Transfer Languageは
低レベル記述をするものであって、HDLでいえばネットリスト記述用です。
HDLはBehavior Level, Register Transfer Level, Gate Level (Netlist)のすべてが記述可能であって、
Register Transfer Languageではありません。
Re: (スコア:0)
じゃあプリンストン大学のスライド貼っとくよ
頑張って否定してね
https://www.cs.princeton.edu/courses/archive/fall15/cos375/lectures/15... [princeton.edu]
Re: (スコア:0)
読んだけど、その文書が確実に間違っていると言えるところはないな。
しかし……初心者レベルの人が書いたスライドだよ。それは。
学生さん、がんばったね、くらい。
なぜ間違ったところがないかというと、Verilogが登場したとたんに
Register Transfer Languageへの言及が止まってHDLになってるから。
VerilogがRegister Transfer Languageとは言ってない。
何かのマニュアルから写したからこうなったんだろう。
Re: (スコア:0)
ああ、あんたの頭の中ではHDLとRegister Transfer Languageは排他的なんだ
でもそれは間違っている
VerilogでRegister Transfer Levelの記述だけすれば、そのVerilogはRegister Transfer Languageになる
David Augustを学生扱いか
http://august.princeton.edu/ [princeton.edu]
Re: (スコア:0)
ゲートレベル、レジスタトランスファーレベル、ビヘイビア
があって、githubに置いているのはレジスタトランスファーレベルの記述
ゲートレベルでもビヘイビアでもないという意味
> >レジスタ転送言語（RTL）用のVerilogソースコードも寄託している点を力説する
テッククランチの訳は良くない
レジスタ転送言語(としてverilogソースコード)を寄託したという意味
RTLが大事なのであって、verilogにしたのはたまたまだから
日本人はこのforが弱いんだよな
Windows Subsystem for Linuxも同じで、Linux(としてWindows Subsystem)という意味
ソフトのほうだと、演算と転送と分岐だけで、制御構文みたいな高レベルの要素がないやつをレジスタトランスファーレベルと言ってる
だいたいRISCのアセンブリと同じ