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8288をSystemVerilogで書いてみた」記事へのコメント

  • by Anonymous Coward

    シュミレーションが思いどおりいかないという件に関しては、
    正解はSTARCルールどおり書けばよくて、FFの信号代入にはかならず
    遅延を入れます。気をつけるのはそれだけです。
    Verilog系の場合、信号代入にデルタ遅延がないので注意しましょう。
    同一時刻イベントは前半・後半みたいな処理になっていて、後半で確定する
    信号代入で同時刻イベントを発生させると順序があやしくなってきます。

    • コメントありがとうございます。シュミレーションの遅延の入れ方には気をつけていきたいです。
      STARCルールについてですが、
      以前コメント頂いていてその際に調べたのですが、本(電子書籍)で販売されていることは知っていました。
      アマチュアでやっていることもあったので避けてたのですが、購入しようか考えてみます。

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