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らしいですが、本当なんですか?
https://pc.watch.impress.co.jp/docs/column/kaigai/1187002.html [impress.co.jp]に記述があるけれどTSMCの7mmの配線ピッチが40nmなのに対してインテルの10nmの配線ピッチは36nmだそうでそこだけ抜き取るとインテルの10nmのほうがTSMCの7nmよりも細いことになる。
なのになんで電力効率がボロ負けなんですか?
電力効率は配線ピッチだけでは決まらないからトランジスタのチューニングとかもうまく行ってないんじゃね?知らんけど
なんで事実に猜疑心向けるの? それしか会話の方法知らないの?
消費電力の簡単な考え方は面積×周波数×電圧の二乗プロセスルールは密度に係わるパラメータだから面積に有利に働くんだけど結局どんな回路かで必要なトランジスタ数や面積が変わるからね
消費電力の簡単な考え方は面積×周波数×電圧の二乗
トランジスタ数×周波数×電圧の二乗かもしらない。それで、プロセスルールは電圧への影響が大きい...と。
電圧の二乗はコンデンサの充放電の式が由来だから関係するのは配線面積だよ。
トランジスタ数を問題にしたいならスイッチング時の貫通電流やリーク電流だけど、それは電圧に比例すると思った。
電源電圧なんて大差無いし、Criticalな配線間はどうせAir gapだろうから決定的な差にはならんよな。そういえば、Co配線を導入とか言ってた気がするから、その辺の開発に失敗して抵抗が上がっちゃったかな?MOS FETのON抵抗上がったら性能にモロに効きそうだし。
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弘法筆を選ばず、アレゲはキーボードを選ぶ -- アレゲ研究家
intel 10nmは他社7nm相当 (スコア:0)
らしいですが、本当なんですか?
Re: (スコア:0)
https://pc.watch.impress.co.jp/docs/column/kaigai/1187002.html [impress.co.jp]
に記述があるけれど
TSMCの7mmの配線ピッチが40nmなのに対してインテルの10nmの配線ピッチは36nmだそうで
そこだけ抜き取るとインテルの10nmのほうがTSMCの7nmよりも細いことになる。
Re:intel 10nmは他社7nm相当 (スコア:-1)
なのになんで電力効率がボロ負けなんですか?
Re: (スコア:0)
電力効率は配線ピッチだけでは決まらないから
トランジスタのチューニングとかもうまく行ってないんじゃね?知らんけど
Re: (スコア:0)
なんで事実に猜疑心向けるの? それしか会話の方法知らないの?
Re: (スコア:0)
消費電力の簡単な考え方は面積×周波数×電圧の二乗
プロセスルールは密度に係わるパラメータだから面積に有利に働くんだけど
結局どんな回路かで必要なトランジスタ数や面積が変わるからね
Re:intel 10nmは他社7nm相当 (スコア:2)
トランジスタ数×周波数×電圧の二乗
かもしらない。
それで、プロセスルールは電圧への影響が大きい...と。
Re: (スコア:0)
電圧の二乗はコンデンサの充放電の式が由来だから関係するのは配線面積だよ。
トランジスタ数を問題にしたいならスイッチング時の貫通電流やリーク電流だけど、それは電圧に比例すると思った。
Re: (スコア:0)
電源電圧なんて大差無いし、Criticalな配線間はどうせAir gapだろうから決定的な差にはならんよな。
そういえば、Co配線を導入とか言ってた気がするから、その辺の開発に失敗して抵抗が上がっちゃったかな?
MOS FETのON抵抗上がったら性能にモロに効きそうだし。