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テラヘルツ戦争」記事へのコメント

  • が低くなる方も期待できるかな,とは思います.

    CMOS 回路の場合,on ←→ off スイッチングの瞬間に PMOS と NMOS の MOSFET(トランジスタ)に流れる電流が消費電力となります. ということは,クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使ったほうが消費電力は小さくなるんじゃないかな,とは思います.

    ま,つまり「同じクロックでもより消費電力の小さい CPU が作れるようになる」という読み方もある,というわけで.

    • Re:消費電力 (スコア:2, 参考になる)

      by redbrick (4865) on 2001年12月05日 13時05分 (#44003) 日記
      >クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使ったほうが
      >消費電力は小さくなるんじゃないかな,とは思います.

      うーん、何をおっしゃりたいのかよくわかりません・・・。

      スイッチング速度が速かろうが遅かろうが、CMOS構造では一回の動作で流れる電流は
      トランジスタの特性によって決まるので、速度がどうの、という話は意味がありません。
      だから、周波数が上がれば、比例して消費電力は上がります。
      また、動作するトランジスタ数にも比例します。
      #だから、使ってない部分の動作を止める、みたいな技術がでてくるわけで。
      あ、電源は保証される誤差以上変動しないとして、です。
      それ以上変わったら、多分誤動作しますし。

      これは、ちょっと考えていただければわかると思うのですが・・・。
      #それとも、スイッチングが早ければ余計な電流が流れないとおっしゃる?
      #それは電流が媒質の中を伝わる速度や、駆動負荷の充放電電流というものを
      #よく理解してらっしゃらないためではないかと推測します。

      ちなみに、同じトランジスタが高速のスイッチングで動作電流が小さくなるとしたら、
      それは次段のトランジスタを駆動できてない、ということになりますので、全体としては不良品、
      って事になります。
      #おっしゃってるのが動作電流の小さいトランジスタ、ってことなら、話はすべて
      #分かるんですけどねぇ(汗)。


      あと、CMOS構造の場合、高速で動作するトランジスタは、大抵は電力大食いです。
      なぜなら、次段のトランジスタをごく短い時間で駆動しなけりゃならないから。
      MOS構造の基本であるゲート部分は、前段からはコンデンサのような負荷に見えますから、
      その負荷に充電(Tr ON)し、放電(Tr OFF)させるために電流を流さなければなりません。
      その負荷の大きさが変わらないとしたら、つまるところ短い時間で電流をいっぱい流すしか
      充放電を早くする方法はありません。
      #で、トランジスタの特性として、電流をいっぱい流せるトランジスタはその他のリーク電流も
      #かなり大きいです。
      #そのリークを抑えるために、基板側に絶縁層を挟んで、基板内でのリークを抑えるってのが
      #SOIの重要な意義の一つですね。

      また、ゲートを小さくして、前段から見える負荷容量を小さくするという方策もあります。
      現在のテクノロジではこれを主な武器として高速化を果たしていますが、
      これはこれで、加工精度、技術の向上限界と設備費用の爆発敵増加、
      トランジスタ自体のESD耐性の著しい低下、などの弊害を招いています。

      あと、CMOS構造以外にも集積回路の回路形式はあるので、GHzを越えたあたりでは、
      もっと高速動作可能で低消費電力の回路を使った方がいい、と個人的には思います。
      #例えば、定電流スイッチング回路とか。
      --
      ---- redbrick
      親コメント
      • Re:消費電力 (スコア:3, 参考になる)

        by brake-handle (5065) on 2001年12月05日 14時42分 (#44023)

        混乱の原因として、おそらく最初のコメントにある「消費電力」がゲート損失なのか、ソース-ドレイン損失なのかが区別されていないのではないでしょうか。実は私もよく知らなかったりするんですが、comparableなのかな? それとも1桁ぐらいゲート損失の方が小さい?

        一般にゲート(ベース-エミッタ、ゲート-カソード)損失とソース-ドレイン(コレクタ-エミッタ、アノード-カソード)損失の比はデバイスによりけりだったと記憶しています。極端な例はパワーデバイスで、スイッチされる方は数千Aが平気で流れます。ゲートの方は詳しくは覚えてませんが、2桁は少なかったはずです。このため、ほとんどの損失はスイッチされる側の端子間で生じます。

        ちなみに、特に大電流を流すパワーデバイスでは、FETはウケがよくありません(ドリフトより拡散でキャリアを流した方が損失が小さい?)。思いつくのは(ほとんど電気車用だな)GTO(今では老舗ですね)、IGBT(早くGTO並みのが出ないかぁ?)、パワトラ(209系とか、IGBTと比べてどうなんだろ?)あたり。全部バイポーラです。最も、素子数がCPUなどと比べて極端に少ない(6個あればVVVF IVができてしまう)などの違いはありますが。

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        • 半可通な,曖昧な書き方してしまったようですまんです.

          ええと,電力消費の要因についてまとめてみると,

          1. ソース・ドレイン損失
            PMOS 側・NMOS 側が半 ON の状態に VDD -> VSS に流れてしまう電流によって生じる
          2. ゲート損失
            次段のゲート容量をドライブするために生じる損失
          ということになるのかな. 名前は違ってるかもしれませんが,現象としてはこれでいいのかな. 現状の CPU では,どちらが支配的なんでしょうね. (リーク電流が云々,と言う話も最近聞きますが)

          で,FET のスイッチング速度を上げる手段としては,これもまとめてみると

          1. ゲート容量を減らす
          2. CMOS の負荷に対するドライブ能力を上げる
          というところかな.

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          • by IKP (5412) on 2001年12月05日 23時59分 (#44165) 日記
            ゲート長が短くなるにしたがって、OFF状態でのソース・ドレイン間の
            リーク電流も馬鹿になりません。と、いうか低消費電力設計ってこの辺
            の工夫が肝になります。チップ全体が常に動いている訳じゃないですから。
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    • by tiga (4391) on 2001年12月05日 12時19分 (#43984) 日記
      >スイッチングの瞬間に PMOS と NMOS の MOSFETに流れる電流が消費電力となります。

      そうですね。スイッチングの瞬間にPMOS と NMOSが、同時にオンとなる瞬間がありますね。それが改善されれば、消費電力は、小さくなりますね。的を得たコメントですね。
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「科学者は100%安全だと保証できないものは動かしてはならない」、科学者「えっ」、プログラマ「えっ」

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