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が低くなる方も期待できるかな,とは思います.
CMOS 回路の場合,on ←→ off スイッチングの瞬間に PMOS と NMOS の MOSFET(トランジスタ)に流れる電流が消費電力となります. ということは,クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使
混乱の原因として、おそらく最初のコメントにある「消費電力」がゲート損失なのか、ソース-ドレイン損失なのかが区別されていないのではないでしょうか。実は私もよく知らなかったりするんですが、comparableなのかな? それとも1桁ぐらいゲート損失の方が小さい?
一般にゲート(ベース-エミッタ、ゲート-カソード)損失とソース-ドレイン(コレクタ-エミッタ、アノード-カソード)損失の比はデバイスによりけりだったと記憶しています。極端な例はパワーデバイスで、スイッチされる方は数千Aが平気で流れます。ゲートの方は詳しくは覚えてませんが、2桁は少なかったはずです。このため、ほとんどの損失はスイッチされる側の端子間で生じます。
ちなみに、特に大電流を流すパワーデバイスでは、FETはウケがよくありません(ドリフトより拡散でキャリアを流した方が損失が小さい?)。思いつくのは(ほとんど電気車用だな)GTO(今では老舗ですね)、IGBT(早くGTO並みのが出ないかぁ?)、パワトラ(209系とか、IGBTと比べてどうなんだろ?)あたり。全部バイポーラです。最も、素子数がCPUなどと比べて極端に少ない(6個あればVVVF IVができてしまう)などの違いはありますが。
半可通な,曖昧な書き方してしまったようですまんです.
ええと,電力消費の要因についてまとめてみると,
で,FET のスイッチング速度を上げる手段としては,これもまとめてみると
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ソースを見ろ -- ある4桁UID
消費電力 (スコア:1)
が低くなる方も期待できるかな,とは思います.
CMOS 回路の場合,on ←→ off スイッチングの瞬間に PMOS と NMOS の MOSFET(トランジスタ)に流れる電流が消費電力となります. ということは,クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使
Re:消費電力 (スコア:2, 参考になる)
>消費電力は小さくなるんじゃないかな,とは思います.
うーん、何をおっしゃりたいのかよくわかりません・・・。
スイッチング速度が速かろうが遅かろうが、CMOS構造では一回の動作で流れる電流は
トランジスタの特性によって決まるので、速度がどうの、という話は意味がありません。
だから、周波数が上がれば、比例して消費電力は上がります。
また、動作するトランジスタ数にも比例します。
#だから、使ってない部分の動作を止める、みたいな技術がでてくるわけで。
あ、電源は保証さ
---- redbrick
Re:消費電力 (スコア:3, 参考になる)
混乱の原因として、おそらく最初のコメントにある「消費電力」がゲート損失なのか、ソース-ドレイン損失なのかが区別されていないのではないでしょうか。実は私もよく知らなかったりするんですが、comparableなのかな? それとも1桁ぐらいゲート損失の方が小さい?
一般にゲート(ベース-エミッタ、ゲート-カソード)損失とソース-ドレイン(コレクタ-エミッタ、アノード-カソード)損失の比はデバイスによりけりだったと記憶しています。極端な例はパワーデバイスで、スイッチされる方は数千Aが平気で流れます。ゲートの方は詳しくは覚えてませんが、2桁は少なかったはずです。このため、ほとんどの損失はスイッチされる側の端子間で生じます。
ちなみに、特に大電流を流すパワーデバイスでは、FETはウケがよくありません(ドリフトより拡散でキャリアを流した方が損失が小さい?)。思いつくのは(ほとんど電気車用だな)GTO(今では老舗ですね)、IGBT(早くGTO並みのが出ないかぁ?)、パワトラ(209系とか、IGBTと比べてどうなんだろ?)あたり。全部バイポーラです。最も、素子数がCPUなどと比べて極端に少ない(6個あればVVVF IVができてしまう)などの違いはありますが。
Re:消費電力 (スコア:1)
半可通な,曖昧な書き方してしまったようですまんです.
ええと,電力消費の要因についてまとめてみると,
- ソース・ドレイン損失
- ゲート損失
ということになるのかな. 名前は違ってるかもしれませんが,現象としてはこれでいいのかな. 現状の CPU では,どちらが支配的なんでしょうね. (リーク電流が云々,と言う話も最近聞きますが)PMOS 側・NMOS 側が半 ON の状態に VDD -> VSS に流れてしまう電流によって生じる
次段のゲート容量をドライブするために生じる損失
で,FET のスイッチング速度を上げる手段としては,これもまとめてみると
- ゲート容量を減らす
- CMOS の負荷に対するドライブ能力を上げる
というところかな.Re:消費電力 (スコア:1)
リーク電流も馬鹿になりません。と、いうか低消費電力設計ってこの辺
の工夫が肝になります。チップ全体が常に動いている訳じゃないですから。