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テラヘルツ戦争」記事へのコメント

  • が低くなる方も期待できるかな,とは思います.

    CMOS 回路の場合,on ←→ off スイッチングの瞬間に PMOS と NMOS の MOSFET(トランジスタ)に流れる電流が消費電力となります. ということは,クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使

    • >クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使ったほうが
      >消費電力は小さくなるんじゃないかな,とは思います.

      うーん、何をおっしゃりたいのかよくわかりません・・・。

      スイッチング速度が速かろうが遅かろうが、CMOS構造では一回の動作で流れる電流は
      トランジスタの特性によって決まるので、速度がどうの、という話は意味がありません。
      だから、周波数が上がれば、比例して消費電力は上がります。
      また、動作するトランジスタ数にも比例します。
      #だから、使ってない部分の動作を止める、みたいな技術がでてくるわけで。
      あ、電源は保証さ
      --
      ---- redbrick
      • 混乱の原因として、おそらく最初のコメントにある「消費電力」がゲート損失なのか、ソース-ドレイン損失なのかが区別されていないのではないでしょうか。実は私もよく知らなかったりするんですが、comparableなのかな? それとも1桁ぐらいゲート損失の方が小さい?

        一般にゲート(ベース-エミッタ、ゲート-カソード)損失とソース-ドレイン(コレクタ-エミッタ、アノード-カソード)損失の比はデバイスによりけりだったと記憶しています。極端な例はパワーデバイスで、スイッチされる方は数千Aが平気で流れます。ゲートの方は詳しくは覚えてませんが、2桁は

        • 半可通な,曖昧な書き方してしまったようですまんです.

          ええと,電力消費の要因についてまとめてみると,

          1. ソース・ドレイン損失
            PMOS 側・NMOS 側が半 ON の状態に VDD -> VSS に流れてしまう電流によって生じる
          2. ゲート損失
            次段のゲート容量をドライブするために生じる損失

          ということになるのかな. 名前は違ってるかもしれませんが,現象としてはこれでいいのかな. 現状の CPU で

          • by IKP (5412) on 2001年12月05日 23時59分 (#44165) 日記
            ゲート長が短くなるにしたがって、OFF状態でのソース・ドレイン間の
            リーク電流も馬鹿になりません。と、いうか低消費電力設計ってこの辺
            の工夫が肝になります。チップ全体が常に動いている訳じゃないですから。
            親コメント

一つのことを行い、またそれをうまくやるプログラムを書け -- Malcolm Douglas McIlroy

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