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インテル、4GHzのPentium4開発を断念」記事へのコメント

    • マルチコア→チップ内のインターコネクトを豪勢に→シストリックアレイ?
    • マルチスレッド→ありあまるスレッドを何に使う?→(1)スレッドレベル投機実行、(2)ヘルパースレッド
    • キャッシュを増やす(ツマンネ。でも重要)
    • CPUじゃなくてメモリをインテリジェントにして仕事をやらせる訳にはいきませんかね。
      メモリのダイにALUやカウンタ、シーケンサなんか詰め込んで仕事をやらせる。
      バンク間のシリアル通信チャネルとかもあると嬉しいかも。
      今はメモリからデータを持ってきて、処理してまた戻すということをやっているからバスがボトルネックですよね。
      CPUはメモリバンクに対してあれ
      • 結局、メモリ間で通信したりすると、
        現在のバス構成では無理で、
        クロスバーアーキテクチャー等を導入する必要が出てきて、
        コスト的に見合わないのではないですかね?
        • そこら辺は今まで通りCPUに頑張ってもらう腹積もりで、
          > バンク間のシリアル通信チャネルとかもあると嬉しいかも。
          なのですが、どうでしょう?
          クロスバーも少ないチャネル数をオンチップでやるなら、最近のスイッチングHubのように安価にできるかもしれません。
          • CPUにオンチップでスイッチを載せようとすると、
            ピン数の増加や、CPUの信頼性の確保の検証に、
            コストが掛かりすぎると思います。

            スイッチングハブは、イーサネットの通信がシリアルだからこそ、
            手軽にスイッチを実現できるのではないでしょうか。

            現在のメモリーの様に、多ビットのバスをスイッチしようとすると
            スキューの問題やメモリそのものの物理的な配置や、
            信号の反射などの問題でやっぱりコスト高だと思います。

            なにせ、4層基板か、6層基板かでコストが問題になるくらいだから
            スイッチング用のチッ
            • なるほど。
              確かにクロスバーは難しそうな気がしてきました。
              ただ、ちょっと誤解されているかも知れないので補足します。
              私が想定していたのは完全なCPUを内臓するのではなく初期の2Dグラフィックアクセラレーションが実現していた程度のメモリ内で完結するオペレーションができるメモリです。(bit-blotとかbluk-
              • by Anonymous Coward on 2004年10月17日 23時02分 (#637974)
                結局、CPUはメモリに対して命令を発行する必要があるので、
                命令を発行してる間は、バスは塞がってしまいますし、
                メモリに対してデーターを渡す必要がある場合には、
                データーを渡す間もバスが専有されてしまいます。
                (その間CPUの仕事は止まってしまう)

                メモリ側の処理能力も問題になると思われます。
                メモリ側の処理能力がCPUの処理能力を下回る様では、
                大昔のPC-9801に搭載されていたGDCの様に、
                結局、メモリ側の機能は利用されずに、
                CPUが頑張る事になりそうな気がします。

                問題はCPUを上回るかまたは同等の能力を持ったメモリが、
                開発可能かという事ですが、コストや、消費電力の点で
                厳しい気がします。
                親コメント

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