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デジタル回路屋の目線で見ると、実験結果の60ns差が、妙にキリの良い値なので、なにやら不審なものを感じています。計測器のどこかに、16.666MHzのクロックで動いている回路があって、そこに回路バグがあって、１クロックずれて動いてるんじゃないかな～？って。（60nsは16.666MHzの１クロック周期に当たります）16.666MHzって、一見変な値ですが、時折、この周波数のクリスタルが乗っている基板を見かけます。(ウチのASICでは使いませんが)
元論文 [arxiv.org]見てもらうとわかるけど、量子化幅はもっと狭いよ。1nsとかそのぐらい。そのぐらいの刻み幅で測定すると、ブロードな到着ピークが得られて、そのピーク全体をフィットして到着時間を出す。で、その測定を何度もやって統計値を出してる。60nsってのも別にぴったりな値でもなくて、60.7±6.9(統計的なばらつき)±7.4(系統誤差) nsってのをわかりやすくばっさり60nsって言ってるだけ。
LSI屋の目線で見ると、実験結果の60ns差が、あまりに大きすぎる値なので、なにやら不審なものを感じています。LSIのどこかに、166.66MHzのクロックで動くべき回路があって、そこに回路バグがあって、クロックの分周比が一桁ずれて16.666MHzになって動いてるんじゃないかな～？って。#LSIの遅延時間のスペックをpsで表記する時代なのに、60ns差はあまりに大きい
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日々是ハック也 -- あるハードコアバイナリアン
デジタル回路屋の目線で見ると (スコア:1)
デジタル回路屋の目線で見ると、実験結果の60ns差が、妙にキリの良い値なので、なにやら不審なものを感じています。
計測器のどこかに、16.666MHzのクロックで動いている回路があって、そこに回路バグがあって、１クロックずれて動いてるんじゃないかな～？って。
（60nsは16.666MHzの１クロック周期に当たります）
16.666MHzって、一見変な値ですが、時折、この周波数のクリスタルが乗っている基板を見かけます。(ウチのASICでは使いませんが)
Re:デジタル回路屋の目線で見ると (スコア:2, 参考になる)
元論文 [arxiv.org]見てもらうとわかるけど、量子化幅はもっと狭いよ。1nsとかそのぐらい。
そのぐらいの刻み幅で測定すると、ブロードな到着ピークが得られて、そのピーク全体をフィットして到着時間を出す。で、その測定を何度もやって統計値を出してる。
60nsってのも別にぴったりな値でもなくて、60.7±6.9(統計的なばらつき)±7.4(系統誤差) nsってのをわかりやすくばっさり60nsって言ってるだけ。
Re: (スコア:0)
LSI屋の目線で見ると、実験結果の60ns差が、あまりに大きすぎる値なので、なにやら不審なものを感じています。
LSIのどこかに、166.66MHzのクロックで動くべき回路があって、そこに回路バグがあって、クロックの分周比が一桁ずれて16.666MHzになって動いてるんじゃないかな～？って。
#LSIの遅延時間のスペックをpsで表記する時代なのに、60ns差はあまりに大きい