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イメージセンサとかメモリとかはあまり人数要らない気がするんですが（門外漢の感想ですが。カスタム系とかが頭数いりそうだけど、今ってそんなに作ってるのかな。
メモリ設計で大変なのは、Physical designにマニュアルで描かなきゃいけない部分が相当量残っていること。この辺は自動配線やってるCADベンダーが「究極の目標」と言ってるくらい自動化できていない。＃そのくせ評価が低いからなり手が少ない。
上のコメントにプラスモデ付けちゃだめだぞ。
メモリなんて、設計者が非常に少なくて済む分野です。メモリは簡単な回路・レイアウト構造を非常にたくさん搭載してるのが特徴です。素子単体にどれだけ手間をかけたところで、同じ素子を繰り返しでたくさん配置するだけなので全体の手間は小さい。コスト削減のために配線層数もものすごく少なく、複雑度が低いです。CADベンダーが出してる回路・レイアウトの最適化ツールとかでも、自動化できます（ただしメモリ分野に限る）ってのが結構あるぐらい。手間がかかるのはプロセス開発とか
メタル配線はロジックの方が多層化してるけど、こっちは自動じゃないとむしろ配線が不可能な世界。その代わり、CADで配線や素子の物理設計データを見た事がない人が多かったりする。メモリはメタル配線は少ないけど、中・短距離のタングステン配線があるので、これが自動化を妨げてるんだよ。素子も配線も敷き詰めてコストを削らないといけないメモリは、ロジックのPhysical designとは別の世界なんだよ。メモリのコア回路なんて、トランジスタレベルから配置を考えて配線パスとポリゴンでマニュアルで配線してるぞ。3D NANDのワード線の配線を自動で引いて見せてくれよw
回路設計も、読み出しに微少な電位差や電流差を検出したり、多種多様な電源が必要だったりするメモリは、単純なデジタル回路の設計の知識じゃ無理だぞ。
誰も自動配置配線のロジックのことなんて引き合いに出してないのですが…CMOSイメージセンサーの大部分はアナログ回路ですよ。
>3D NANDのワード線これなんてもう、製造プロセス上直線以外引けなくなってますが？特にNANDよりDRAMは顕著で、1X世代以降だとセルフアラインプロセスの都合上、直線でかつ特定スロットにしか配線できません。自動で引くと言うよりアルゴリズムによる計算で書いています。
さすがにメモリを手作業でレイアウトするような非効率な会社は、2020年現在残っていないと思う。ブロック単位はアルゴリズムによる自動生成で、ブロック間配線も数万～数十万という配線数なので、こっちも別の自動配線（普通のP&R）です。ものすごーくニッチな用途のメモリでは手動も残ってるのかもしれないけど、まぁ例外ですね。
自己レスだけど、ちょうど良いSEM写真があった。3DNANDの断面構造のSEM写真が載ってます。https://thememoryguy.com/amazing-3d-nand-video/ [thememoryguy.com]https://thememoryguy.com/solving-3d-nands-staircase-problem/ [thememoryguy.com]
2個目はワード線の引き出しの様子が見えるけど、完全に直線かつ接続先も繰り返し構造なのが見て取れますね。歩留まり上げるためにも構造の均一性や対称構造が重要なので、手作業の余地はあまりない。
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アレゲは一日にしてならず -- アレゲ研究家
今ってどのへんに設計需要があるんですかね？ (スコア:0)
イメージセンサとかメモリとかはあまり人数要らない気がするんですが（門外漢の感想ですが。
カスタム系とかが頭数いりそうだけど、今ってそんなに作ってるのかな。
Re: (スコア:1, 参考になる)
メモリ設計で大変なのは、Physical designにマニュアルで描かなきゃいけない部分が相当量残っていること。
この辺は自動配線やってるCADベンダーが「究極の目標」と言ってるくらい自動化できていない。
＃そのくせ評価が低いからなり手が少ない。
Re: (スコア:1, 興味深い)
上のコメントにプラスモデ付けちゃだめだぞ。
メモリなんて、設計者が非常に少なくて済む分野です。
メモリは簡単な回路・レイアウト構造を非常にたくさん搭載してるのが特徴です。
素子単体にどれだけ手間をかけたところで、同じ素子を繰り返しでたくさん配置するだけなので全体の手間は小さい。
コスト削減のために配線層数もものすごく少なく、複雑度が低いです。
CADベンダーが出してる回路・レイアウトの最適化ツールとかでも、自動化できます（ただしメモリ分野に限る）ってのが結構あるぐらい。
手間がかかるのはプロセス開発とか
Re: (スコア:1)
メタル配線はロジックの方が多層化してるけど、こっちは自動じゃないとむしろ配線が不可能な世界。
その代わり、CADで配線や素子の物理設計データを見た事がない人が多かったりする。
メモリはメタル配線は少ないけど、中・短距離のタングステン配線があるので、これが自動化を妨げてるんだよ。
素子も配線も敷き詰めてコストを削らないといけないメモリは、ロジックのPhysical designとは別の世界なんだよ。
メモリのコア回路なんて、トランジスタレベルから配置を考えて配線パスとポリゴンでマニュアルで配線してるぞ。
3D NANDのワード線の配線を自動で引いて見せてくれよw
回路設計も、読み出しに微少な電位差や電流差を検出したり、多種多様な電源が必要だったりするメモリは、単純なデジタル回路の設計の知識じゃ無理だぞ。
Re:今ってどのへんに設計需要があるんですかね？ (スコア:2, 興味深い)
誰も自動配置配線のロジックのことなんて引き合いに出してないのですが…
CMOSイメージセンサーの大部分はアナログ回路ですよ。
>3D NANDのワード線
これなんてもう、製造プロセス上直線以外引けなくなってますが？
特にNANDよりDRAMは顕著で、1X世代以降だとセルフアラインプロセスの都合上、直線でかつ特定スロットにしか配線できません。
自動で引くと言うよりアルゴリズムによる計算で書いています。
さすがにメモリを手作業でレイアウトするような非効率な会社は、2020年現在残っていないと思う。
ブロック単位はアルゴリズムによる自動生成で、ブロック間配線も数万～数十万という配線数なので、こっちも別の自動配線（普通のP&R）です。
ものすごーくニッチな用途のメモリでは手動も残ってるのかもしれないけど、まぁ例外ですね。
Re:今ってどのへんに設計需要があるんですかね？ (スコア:2, 興味深い)
自己レスだけど、ちょうど良いSEM写真があった。
3DNANDの断面構造のSEM写真が載ってます。
https://thememoryguy.com/amazing-3d-nand-video/ [thememoryguy.com]
https://thememoryguy.com/solving-3d-nands-staircase-problem/ [thememoryguy.com]
2個目はワード線の引き出しの様子が見えるけど、完全に直線かつ接続先も繰り返し構造なのが見て取れますね。
歩留まり上げるためにも構造の均一性や対称構造が重要なので、手作業の余地はあまりない。