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PCI-Expressとは比較にならないくらい求められそうですがどれくらいになるんですかね
PCI-Expressは長さを許容するしスロット差し込みの中での速度に対してチップレットはしっかり固定されるからそれだけではるかに条件がいいけど
一番太さが欲しいのはCPU－SRAMかGPU－SRAMですかね
レイテンシは多少よくなるかもだが、帯域はPCIe 5.0と同じ1レーン片方向32GT/s (低速4GT/sからサポート)。レーンも16(距離25mm)～64(距離2mm)で、PCIe(x1～x64)と変わらない。＃タレコミ記事中のリンク先では、ServerTheHomeやGigazineの記事に表があるよ。
プロトコルとして採用しているPCIeとCXLだが、そもそもCXLは物理層をPCIeと同じとした規格なので、必然的にPCIeより速くなることはない。ただ、将来的にはPCIeを凌駕する規格になる可能性はある。
うんちく垂れると、CXLとは、CXL.io、CXL.mem、CXL.cacheの3つから構成されていて、・CXL.io = PCIeそのもの・CXL.mem = メモリ空間の拡大と不揮発メモリ (プロセッサ直結のメインメモリよりは遅い)・CXL.cache = CPU/アクセラレータ間キャッシュの一貫性確保で、まあ、一番の目玉は(PCI/PCIeにはなかった)キャッシュコヒーレンシー方式の業界統一だろう。
まあ、UCIeの初期参加メンバーにnVidiaとAppleがいないことが、この目論見の全てを物語っているわけだ。
もう表で出てたんですね、気づいてなかった確定したばかりの6.0かと思ったけど5.0か周辺情報ありがとうございます
どっちかというと組み込み用途SoCの性能底上げと設計の柔軟性確保が目的で、AppleやnVidiaのようなハイエンドシステムに力を入れたいところとは目指すところが違うってことかな
もしかするとパッケージング設備を異なる製造ライン間で共用できるようにして、ファブ内の利用効率を向上させる狙いがあるのかも。または、あるファブが手一杯の時に、他のファブへの製造移管が多少やり易くなるとか…。
パッケージングのIDM2.0とか半導体業界の予約待ちと紐づけて考えるのは勘繰り過ぎだろうか？
もともとチップ製造とパッケージングは別工場でやるしチップ間の接続はチップに配線された外部との接続用端子部分が設計通りになってれば別工場でも出来るし…
CPUは多コア構成の物はMCM化が進んでいますし、AMDもNVIDIAもIntelも開発中のハイエンドGPUはMCM構成を採用する予定、なのでハイエンドCPU・GPUほどチップレット間の接続技術が必要になってきてますよ
5年くらい前まではハイエンドグラフィックボードはＭＣＭが当たり前だった。それがおそらくコストと性能のバランスからワンビッグチップになった。今再びＭＣＭに戻りつつある。CPUと違ってＧＰＵはなんやかんやそのへん柔軟。
CPUでもノースブリッジが統合→I/Oダイへ分割と戻りつつあるよね
MCM(複チップモジュール)の話を、ただの単体チップモジュールの話と混ぜて、何を言おうとしてるのか。
それらを混ぜたら、8080のPIOには8255A使う〜、とか、バッファしか挟んでないPC/ATバスはシステムバスだけど、それを標準化したISAバスはブリッジ接続だからシステムバスじゃない、そのブリッジを取り込んだ80386以降ははチップ機能を統合したと言うのか、みたいなクソどうでもいい話まで混ざるだけだろうに。
伝送路に流れるものが変わっている技術の話と、ただ単に集積回路製造上の技術絞った話は、別の話題だと分かれ。
Core 2 Quad のMCMに戻りつつあるんですか？って問えば、その理解の浅さを正せるだろうか？
ヒントを上げるなら、MCMのQ6600とかQ9550にも、ノースブリッジはあった、ってことまで言わないと。Xeon 5300とかでもいいけども。
I/Oバス階層に(ノース)ブリッジ/メモリバス速度の階層があることと、ブリッジがCPUとチップとして分離しているかどうかと、集積回路製造技術としてMCMを利用することとは、その定義からしてどれも独立事象だという凡例として。
ヒントを上げる⇒ヒントを挙げる
ARMがいるので全てを物語ってくれると言うほどわかりやすくもない…せいぜいいつもの独自路線組が入らなかったってくらい？
あれらは独裁したいだけだから…
スキューもある程度無視できそうオデヲタはジッタしか気にしなようですが
(*´ω｀*)
CPU-CPUとかGPU-GPU,ＣＰＵ-GPUのほうが帯域がいるのでは。どーでもいーけどチップレットってＳｏＣよりはＭＣＭだろ。複数の機構がワンチップになってるのがSoCでチップレットはむしろ過去への回帰。
SoCでチップレットはむしろ過去への回帰。
つまりこれはかいきげんしょう！？((((；ﾟДﾟ))))ｶﾞｸｶﾞｸﾌﾞﾙﾌﾞﾙ
排熱考えると色々複合させて熱の集中避けたところで同時に稼働したら同じ事だし、別チップにしたほうが使えるエネルギー増えたりして。というか記事見た時点ではこれ以上集中させて大丈夫なん？だったから、ただのMCMでむしろ安心した。
帯域はその辺に使うっけ？CPU間は持ってる物をメモリとキャッシュに置いてコンテキストスイッチしちゃうから直接通信する必要はなさげだし、GPU間も同じ。CPU-GPUは……GPUで回したい計算の種(ゲームだとモデル・テクスチャの転送)の転送には使うけど、コンスタントに広帯域使う用途ってあんまないだろうし。レンダリング結果を無圧縮でキャプチャしてCPUで圧縮するとかだとワンチャン……？需要少ない気がする。
将来的にはチップの上にチップを積めば配線最短だよね路線を目指してます。熱の問題は知りません。
配線通してないところに溝切って重ねてパイプ状になったところに冷媒でも流すんかなキューブ状になったら中に冷媒かなんか流し込まないと熱が籠もってめっちゃヤバそう電気的に熱を輸送するとか、ダイヤ基板を作るとかの方向性もありうるかな……？
縦の配線をぶっとくして電気と一緒に熱も流すとか？＃温度が上がると(若干)抵抗も増えるけど。
そこは－ではなく×にしていただけますともっと腐敵になりそうです
パッケージ内の通信で求められるのは、帯域やレイテンシよりも電力効率です。ビット幅増やせば帯域は増やせますし。2月のISSCCでも複数論文がありますが、何pJ/bitという数字がタイトルの一番初めに来ます。
最近の発表では、同じダイ内の長距離やHBMのような数mmの通信で1pJ/bit以下、パッケージ内のダイ間通信で一桁pJ/bitぐらいです。ちなみに別パッケージのIC間、例えばDDR4/DDR5等の外部メモリが数十pJ/bitぐらいです。
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身近な人の偉大さは半減する -- あるアレゲ人
ダイ間の帯域とレイテンシ (スコア:2)
PCI-Expressとは比較にならないくらい求められそうですがどれくらいになるんですかね
PCI-Expressは長さを許容するしスロット差し込みの中での速度に対して
チップレットはしっかり固定されるからそれだけではるかに条件がいいけど
一番太さが欲しいのはCPU－SRAMかGPU－SRAMですかね
Re:ダイ間の帯域とレイテンシ (スコア:1)
レイテンシは多少よくなるかもだが、
帯域はPCIe 5.0と同じ1レーン片方向32GT/s (低速4GT/sからサポート)。
レーンも16(距離25mm)～64(距離2mm)で、PCIe(x1～x64)と変わらない。
＃タレコミ記事中のリンク先では、ServerTheHomeやGigazineの記事に表があるよ。
プロトコルとして採用しているPCIeとCXLだが、そもそもCXLは物理層をPCIeと同じとした規格なので、
必然的にPCIeより速くなることはない。ただ、将来的にはPCIeを凌駕する規格になる可能性はある。
うんちく垂れると、CXLとは、CXL.io、CXL.mem、CXL.cacheの3つから構成されていて、
・CXL.io = PCIeそのもの
・CXL.mem = メモリ空間の拡大と不揮発メモリ (プロセッサ直結のメインメモリよりは遅い)
・CXL.cache = CPU/アクセラレータ間キャッシュの一貫性確保
で、まあ、一番の目玉は(PCI/PCIeにはなかった)キャッシュコヒーレンシー方式の業界統一だろう。
まあ、UCIeの初期参加メンバーにnVidiaとAppleがいないことが、この目論見の全てを物語っているわけだ。
Re:ダイ間の帯域とレイテンシ (スコア:2)
もう表で出てたんですね、気づいてなかった
確定したばかりの6.0かと思ったけど5.0か
周辺情報ありがとうございます
Re: (スコア:0)
どっちかというと組み込み用途SoCの性能底上げと設計の柔軟性確保が目的で、AppleやnVidiaのようなハイエンドシステムに力を入れたいところとは目指すところが違うってことかな
Re: (スコア:0)
もしかするとパッケージング設備を異なる製造ライン間で
共用できるようにして、
ファブ内の利用効率を向上させる狙いがあるのかも。
または、あるファブが手一杯の時に、他のファブへの
製造移管が多少やり易くなるとか…。
パッケージングの
IDM2.0とか半導体業界の予約待ちと紐づけて考えるのは
勘繰り過ぎだろうか？
Re: (スコア:0)
もともとチップ製造とパッケージングは別工場でやるしチップ間の接続はチップに配線された外部との接続用端子部分が設計通りになってれば別工場でも出来るし…
Re: (スコア:0)
CPUは多コア構成の物はMCM化が進んでいますし、
AMDもNVIDIAもIntelも開発中のハイエンドGPUはMCM構成を採用する予定、
なのでハイエンドCPU・GPUほどチップレット間の接続技術が必要になってきてますよ
Re: (スコア:0)
5年くらい前まではハイエンドグラフィックボードはＭＣＭが当たり前だった。それがおそらくコストと性能のバランスからワンビッグチップになった。今再びＭＣＭに戻りつつある。CPUと違ってＧＰＵはなんやかんやそのへん柔軟。
Re: (スコア:0)
CPUでもノースブリッジが統合→I/Oダイへ分割と戻りつつあるよね
Re: (スコア:0)
MCM(複チップモジュール)の話を、ただの単体チップモジュールの話と混ぜて、何を言おうとしてるのか。
それらを混ぜたら、8080のPIOには8255A使う〜、とか、
バッファしか挟んでないPC/ATバスはシステムバスだけど、
それを標準化したISAバスはブリッジ接続だからシステムバスじゃない、
そのブリッジを取り込んだ80386以降ははチップ機能を統合したと言うのか、
みたいなクソどうでもいい話まで混ざるだけだろうに。
伝送路に流れるものが変わっている技術の話と、ただ単に集積回路製造上の技術絞った話は、
別の話題だと分かれ。
Re: (スコア:0)
Core 2 Quad のMCMに戻りつつあるんですか？って問えば、その理解の浅さを正せるだろうか？
Re: (スコア:0)
ヒントを上げるなら、
MCMのQ6600とかQ9550にも、ノースブリッジはあった、ってことまで言わないと。
Xeon 5300とかでもいいけども。
I/Oバス階層に(ノース)ブリッジ/メモリバス速度の階層があることと、
ブリッジがCPUとチップとして分離しているかどうかと、
集積回路製造技術としてMCMを利用することとは、
その定義からしてどれも独立事象だという凡例として。
Re: (スコア:0)
ヒントを上げる⇒ヒントを挙げる
Re: (スコア:0)
ARMがいるので全てを物語ってくれると言うほどわかりやすくもない…
せいぜいいつもの独自路線組が入らなかったってくらい？
Re: (スコア:0)
あれらは独裁したいだけだから…
Re: (スコア:0)
スキューもある程度無視できそう
オデヲタはジッタしか気にしなようですが
(*´ω｀*)
Re: (スコア:0)
CPU-CPUとかGPU-GPU,ＣＰＵ-GPUのほうが帯域がいるのでは。
どーでもいーけどチップレットってＳｏＣよりはＭＣＭだろ。複数の機構がワンチップになってるのがSoCでチップレットはむしろ過去への回帰。
Re: (スコア:0)
SoCでチップレットはむしろ過去への回帰。
つまりこれはかいきげんしょう！？((((；ﾟДﾟ))))ｶﾞｸｶﾞｸﾌﾞﾙﾌﾞﾙ
Re: (スコア:0)
排熱考えると色々複合させて熱の集中避けたところで同時に稼働したら同じ事だし、
別チップにしたほうが使えるエネルギー増えたりして。
というか記事見た時点ではこれ以上集中させて大丈夫なん？だったから、ただのMCMでむしろ安心した。
帯域はその辺に使うっけ？CPU間は持ってる物をメモリとキャッシュに置いて
コンテキストスイッチしちゃうから直接通信する必要はなさげだし、GPU間も同じ。
CPU-GPUは……GPUで回したい計算の種(ゲームだとモデル・テクスチャの転送)の転送には使うけど、
コンスタントに広帯域使う用途ってあんまないだろうし。
レンダリング結果を無圧縮でキャプチャしてCPUで圧縮するとかだとワンチャン……？
需要少ない気がする。
Re: (スコア:0)
将来的にはチップの上にチップを積めば配線最短だよね路線を目指してます。
熱の問題は知りません。
Re: (スコア:0)
配線通してないところに溝切って重ねてパイプ状になったところに冷媒でも流すんかな
キューブ状になったら中に冷媒かなんか流し込まないと熱が籠もってめっちゃヤバそう
電気的に熱を輸送するとか、ダイヤ基板を作るとかの方向性もありうるかな……？
Re: (スコア:0)
縦の配線をぶっとくして電気と一緒に熱も流すとか？
＃温度が上がると(若干)抵抗も増えるけど。
Re: (スコア:0)
一番太さが欲しいのはCPU－SRAMかGPU－SRAMですかね
そこは－ではなく×にしていただけますともっと腐敵になりそうです
Re: (スコア:0)
パッケージ内の通信で求められるのは、帯域やレイテンシよりも電力効率です。
ビット幅増やせば帯域は増やせますし。
2月のISSCCでも複数論文がありますが、何pJ/bitという数字がタイトルの一番初めに来ます。
最近の発表では、同じダイ内の長距離やHBMのような数mmの通信で1pJ/bit以下、パッケージ内のダイ間通信で一桁pJ/bitぐらいです。
ちなみに別パッケージのIC間、例えばDDR4/DDR5等の外部メモリが数十pJ/bitぐらいです。