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PCI-Expressとは比較にならないくらい求められそうですがどれくらいになるんですかね
PCI-Expressは長さを許容するしスロット差し込みの中での速度に対してチップレットはしっかり固定されるからそれだけではるかに条件がいいけど
一番太さが欲しいのはCPU－SRAMかGPU－SRAMですかね
レイテンシは多少よくなるかもだが、帯域はPCIe 5.0と同じ1レーン片方向32GT/s (低速4GT/sからサポート)。レーンも16(距離25mm)～64(距離2mm)で、PCIe(x1～x64)と変わらない。＃タレコミ記事中のリンク先では、ServerTheHomeやGigazineの記事に表があるよ。
プロトコルとして採用しているPCIeとCXLだが、そもそもCXLは物理層をPCIeと同じとした規格なので、必然的にPCIeより速くなることはない。ただ、将来的にはPCIeを凌駕する規格になる可能性はある。
うんちく垂れると、CXLとは、CXL.io、CXL.mem、CXL.cacheの3つから構成されていて、・CXL.io = PCIeそのもの・CXL.
どっちかというと組み込み用途SoCの性能底上げと設計の柔軟性確保が目的で、AppleやnVidiaのようなハイエンドシステムに力を入れたいところとは目指すところが違うってことかな
もしかするとパッケージング設備を異なる製造ライン間で共用できるようにして、ファブ内の利用効率を向上させる狙いがあるのかも。または、あるファブが手一杯の時に、他のファブへの製造移管が多少やり易くなるとか…。
パッケージングのIDM2.0とか半導体業界の予約待ちと紐づけて考えるのは勘繰り過ぎだろうか？
もともとチップ製造とパッケージングは別工場でやるしチップ間の接続はチップに配線された外部との接続用端子部分が設計通りになってれば別工場でも出来るし…
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ダイ間の帯域とレイテンシ (スコア:2)
PCI-Expressとは比較にならないくらい求められそうですがどれくらいになるんですかね
PCI-Expressは長さを許容するしスロット差し込みの中での速度に対して
チップレットはしっかり固定されるからそれだけではるかに条件がいいけど
一番太さが欲しいのはCPU－SRAMかGPU－SRAMですかね
Re: (スコア:1)
レイテンシは多少よくなるかもだが、
帯域はPCIe 5.0と同じ1レーン片方向32GT/s (低速4GT/sからサポート)。
レーンも16(距離25mm)～64(距離2mm)で、PCIe(x1～x64)と変わらない。
＃タレコミ記事中のリンク先では、ServerTheHomeやGigazineの記事に表があるよ。
プロトコルとして採用しているPCIeとCXLだが、そもそもCXLは物理層をPCIeと同じとした規格なので、
必然的にPCIeより速くなることはない。ただ、将来的にはPCIeを凌駕する規格になる可能性はある。
うんちく垂れると、CXLとは、CXL.io、CXL.mem、CXL.cacheの3つから構成されていて、
・CXL.io = PCIeそのもの
・CXL.
Re: (スコア:0)
どっちかというと組み込み用途SoCの性能底上げと設計の柔軟性確保が目的で、AppleやnVidiaのようなハイエンドシステムに力を入れたいところとは目指すところが違うってことかな
Re: (スコア:0)
もしかするとパッケージング設備を異なる製造ライン間で
共用できるようにして、
ファブ内の利用効率を向上させる狙いがあるのかも。
または、あるファブが手一杯の時に、他のファブへの
製造移管が多少やり易くなるとか…。
パッケージングの
IDM2.0とか半導体業界の予約待ちと紐づけて考えるのは
勘繰り過ぎだろうか？
Re:ダイ間の帯域とレイテンシ (スコア:0)
もともとチップ製造とパッケージングは別工場でやるしチップ間の接続はチップに配線された外部との接続用端子部分が設計通りになってれば別工場でも出来るし…