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PCI-Expressとは比較にならないくらい求められそうですがどれくらいになるんですかね
PCI-Expressは長さを許容するしスロット差し込みの中での速度に対してチップレットはしっかり固定されるからそれだけではるかに条件がいいけど
一番太さが欲しいのはCPU－SRAMかGPU－SRAMですかね
レイテンシは多少よくなるかもだが、帯域はPCIe 5.0と同じ1レーン片方向32GT/s (低速4GT/sからサポート)。レーンも16(距離25mm)～64(距離2mm)で、PCIe(x1～x64)と変わらない。＃タレコミ記事中のリンク先では、ServerTheHomeやGigazineの記事に表があるよ。
プロトコルとして採用しているPCIeとCXLだが、そもそもCXLは物理層をPCIeと同じとした規格なので、必然的にPCIeより速くなることはない。ただ、将来的にはPCIeを凌駕する規格になる可能性はある。
うんちく垂れると、CXLとは、CXL.io、CXL.mem、CXL.cacheの3つから構成されていて、・CXL.io = PCIeそのもの・CXL.
どっちかというと組み込み用途SoCの性能底上げと設計の柔軟性確保が目的で、AppleやnVidiaのようなハイエンドシステムに力を入れたいところとは目指すところが違うってことかな
CPUは多コア構成の物はMCM化が進んでいますし、AMDもNVIDIAもIntelも開発中のハイエンドGPUはMCM構成を採用する予定、なのでハイエンドCPU・GPUほどチップレット間の接続技術が必要になってきてますよ
5年くらい前まではハイエンドグラフィックボードはＭＣＭが当たり前だった。それがおそらくコストと性能のバランスからワンビッグチップになった。今再びＭＣＭに戻りつつある。CPUと違ってＧＰＵはなんやかんやそのへん柔軟。
CPUでもノースブリッジが統合→I/Oダイへ分割と戻りつつあるよね
Core 2 Quad のMCMに戻りつつあるんですか？って問えば、その理解の浅さを正せるだろうか？
ヒントを上げるなら、MCMのQ6600とかQ9550にも、ノースブリッジはあった、ってことまで言わないと。Xeon 5300とかでもいいけども。
I/Oバス階層に(ノース)ブリッジ/メモリバス速度の階層があることと、ブリッジがCPUとチップとして分離しているかどうかと、集積回路製造技術としてMCMを利用することとは、その定義からしてどれも独立事象だという凡例として。
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UNIXはシンプルである。必要なのはそのシンプルさを理解する素質だけである -- Dennis Ritchie
ダイ間の帯域とレイテンシ (スコア:2)
PCI-Expressとは比較にならないくらい求められそうですがどれくらいになるんですかね
PCI-Expressは長さを許容するしスロット差し込みの中での速度に対して
チップレットはしっかり固定されるからそれだけではるかに条件がいいけど
一番太さが欲しいのはCPU－SRAMかGPU－SRAMですかね
Re: (スコア:1)
レイテンシは多少よくなるかもだが、
帯域はPCIe 5.0と同じ1レーン片方向32GT/s (低速4GT/sからサポート)。
レーンも16(距離25mm)～64(距離2mm)で、PCIe(x1～x64)と変わらない。
＃タレコミ記事中のリンク先では、ServerTheHomeやGigazineの記事に表があるよ。
プロトコルとして採用しているPCIeとCXLだが、そもそもCXLは物理層をPCIeと同じとした規格なので、
必然的にPCIeより速くなることはない。ただ、将来的にはPCIeを凌駕する規格になる可能性はある。
うんちく垂れると、CXLとは、CXL.io、CXL.mem、CXL.cacheの3つから構成されていて、
・CXL.io = PCIeそのもの
・CXL.
Re: (スコア:0)
どっちかというと組み込み用途SoCの性能底上げと設計の柔軟性確保が目的で、AppleやnVidiaのようなハイエンドシステムに力を入れたいところとは目指すところが違うってことかな
Re: (スコア:0)
CPUは多コア構成の物はMCM化が進んでいますし、
AMDもNVIDIAもIntelも開発中のハイエンドGPUはMCM構成を採用する予定、
なのでハイエンドCPU・GPUほどチップレット間の接続技術が必要になってきてますよ
Re: (スコア:0)
5年くらい前まではハイエンドグラフィックボードはＭＣＭが当たり前だった。それがおそらくコストと性能のバランスからワンビッグチップになった。今再びＭＣＭに戻りつつある。CPUと違ってＧＰＵはなんやかんやそのへん柔軟。
Re: (スコア:0)
CPUでもノースブリッジが統合→I/Oダイへ分割と戻りつつあるよね
Re: (スコア:0)
Core 2 Quad のMCMに戻りつつあるんですか？って問えば、その理解の浅さを正せるだろうか？
Re:ダイ間の帯域とレイテンシ (スコア:0)
ヒントを上げるなら、
MCMのQ6600とかQ9550にも、ノースブリッジはあった、ってことまで言わないと。
Xeon 5300とかでもいいけども。
I/Oバス階層に(ノース)ブリッジ/メモリバス速度の階層があることと、
ブリッジがCPUとチップとして分離しているかどうかと、
集積回路製造技術としてMCMを利用することとは、
その定義からしてどれも独立事象だという凡例として。
Re: (スコア:0)
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