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1722 story

テラヘルツ戦争 29

ストーリー by Oliver
ムーアの法則延命レース 部門より

yuki-kun曰く、"今日から開催される「2001 IEEE International Electron Devices Meeting (IEDM)」において、Intel及びAMDはそれぞれテラヘルツを達成するCMOSトランジスタの技術発表を行うそうだ。インテルはテラヘルツトランジスタなるまんまなネーミングつけ発表したと思ったら、負けじとAMDも世界最速3.33THz動作CMOSトランジスタとして発表。やはりこれからもプロセッサの性能指標はクロックであり続けるのだろうか・・・"

この議論は賞味期限が切れたので、アーカイブ化されています。 新たにコメントを付けることはできません。
  • IEDMではIBMもDouble Gateトランジスタを発表 [zdnet.co.jp]しています。Intel、AMDと三者三様ですが、テラヘルツ・トランジスタは発熱を抑えるのが裏テーマですね。
    素人目にはIntelが出遅れているように感じます。SOIの後追い、材質も決まっていない「高誘電率ゲート絶縁膜」など、無理をして発表しているようにも見えます。もっとも実用化はまだ先ですけれどもね。
  • Intelの記事を読んだところ

    >今や小型化、高速化だけでは不十分です。これからの 10 年は、
    >電力と発熱が最重要課題になります。この新構造のトランジスタ
    >でインテルが実現しようとしていることは、必要な場所にだけ電
    >流が流れるようにし、電力効率に優れたデバイスを製造すること
    >です

      という記載を発見! 消費電力が少なくなれば発熱も
     減る。そうすればファンがいらなくなる。そして静かな
     コンピュータ生活が!! これは素晴らしい。もっと早
     く気付けよ、と思わなくもないですが。

      速度は1Gより速くなくていいから、消費電力をギリギリ
     まで下げておくれ > Inel
      
      あわよくば電源ユニットのファンも無くせるか?と思
     うと夢が膨らみますね(笑)
    • 温度対策といっても、所詮基盤の上にCPUなどを乗せて空気などの冷媒に任せる思想では、どこかしらに限界があるような気がするのですが...

      以前趣味でパワーデバイス(耐圧100-200V、電流容量10-15A程度)を使っていたことがあるのですが、特に最近のTRIACやSCRはマイカの絶縁板を挟めばアルミケースに直付けできるんです。これだとファンは要らないし、ケースを少し大きくするだけで(私は10cm x 15cm x 8cmぐらいのものをよく使っていた)かなりの放熱効果が得られて重宝していました。CPUとかもそれぐらい柔軟性のあるものになれば、違ったやり方でファンレスが実現できるんだけどなぁ。

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      • すみません、おふとぴで、
        細かいことだとおもいつつ
        ほんとーによくみかけて
        つい気になってしまうんですが、

        基盤 -> 物事の土台となるもの
        (用例:都市基盤)

        基板 -> 電子部品を実装する板
        (用例:プリント基板)

        ですね。

        したがってこの文中の

        基盤 は 基板 が正解では。
        • したがってこの文中の
          基盤 は 基板 が正解では。

          その通りです、thanks。

          ついでに、私が初めて作ったのは中学のころ、10AのTRIACを使ったAC位相制御器でした。当時のTRIAC(確かSD10...という型番、東芝製?)はまだ独立した放熱板につけるタイプ(ボタン状で足が出ている、昔パワトラといったらこれが真っ先に出てきた)でした。放熱板は6cm x 8cmぐらい、しかもフィンが上端と下端についているという仰々しいもの。今や完全に立場が逆転...

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      • ピン数減らせばレイアウトが楽になるでしょうね。それこそ筐体に貼り付けるようなレイアウトで行けそう。
        データバスをシリアルにして4ピンくらいにならないですかね。
        個人的趣味としてはTO-3メタルキャンパッケージのCPUなんか見てみたい(笑)
        筐体の背面からマイカシート(今時はシリコンシートですが)挟んで取り付ければOKみたいな。
        • >データバスをシリアルにして4ピンくらいにならないですかね。

          エイプリルフールネタとして「64Kbit CPU」というのを考えた
          ことがありますが.そのときデータとアドレスのピン数の問題
          解決する案として「光ファイバーで,CPUとノースチップを接続
          する.」というのを思いついたのですが.
          (まあコスト無視しての案ですが...)
          親コメント
        • 究極の姿はPICですかね。
          --
          ----- Tomonobu :-p
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        • モルフィー企画の「とよぞう」氏が以前に述べておられたのですが、現在のCPUバスは江戸時代からの街道が幾つも走っていて徒歩で情報をやりとりしているようなもので、高速道路を整備した近代的な都市計画のようなものがない。と言ってましたね。 で、これからはチップのてっぺんから同軸ケーブルを出して引くぐらいはしないといけないんじゃないかという話をしていました。 (当然高速シリアル通信) 現状ではLVDSとかは液晶パネルに信号を送ったり、シリアルATA ぐらいでしか実用化されてませんけど、将来的には有望だと思います。この分野。 高周波デバイス(蝶のように見えるトランジスタ)みたいな CPUがあってもいいんじゃないかな。
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        • >データバスをシリアルにして4ピンくらいにならないですかね。

          たしかそういうの有りますよね。3ピンだったかな。
          1bit CPUとか言っていたような。
          友人が喋ってるのを小耳に挟んだだけであやふやですみません。
    • トランジスターセルの発熱量や消費電力が減っても、集積度やチップに集積可能な論理素子数も増えるので、チップ単体での消費電力は対して変わらないんじゃないかと思ったりします

      ところで、Intelも研究室レベルの実験対象として選んでたと思うけど、IBMやSGIはチップに直接光配線するなんて技術(日経エレクトロニクスオンライン 無料会員制) [nikkeibp.co.jp]も研究中とか
      親コメント
    • by tiga (4391) on 2001年12月05日 12時40分 (#43995) 日記
      >速度は1Gより速くなくていいから、消費電力をギリギリまで下げておくれ

      これは、インテル以外の半導体メーカに言いたいですね。
      コーンシューマー市場でのトランジスタ(MOS FET)の小型化、高速化が前面にありすぎた気がします。
      小型化すれば、伝搬遅延が少なくなりますから、副次的に高速化がなされます。そして、チップのサイズが変わらなければ、高集積化が可能になります。その結果が、今のクロック競争だと考えます。トランジスタを省電力化しても、余計なロジックを組み込んで、チップもしくは応用製品でみれば、何も変わらないなら、洒落になりませんからね。

      これからは、クロックを争うのではなく、低消費電力製品の開発に力をいれて欲しいですね。CO2 の排出削減に貢献できるのでは、との私見をコメントします。
      親コメント
    • という記載を発見! 消費電力が少なくなれば発熱も減る。

      これなんですが、トータルの発熱量は減っても、サイズが小さくなる分電力密度はむしろ増える気がしますけど。ちゃんと計算できないので実際のところわかりませんけど、つまるところ、放熱の方法がより難しくなるんじゃないのかなぁ?

      親コメント
    • 必要な場所にのみ電流を供給するようにしても、負荷がかかると、
      「必要な場所」そのものが増えるため、この手はあまり通じない
      と思ふ。

      親コメント
  • が低くなる方も期待できるかな,とは思います.

    CMOS 回路の場合,on ←→ off スイッチングの瞬間に PMOS と NMOS の MOSFET(トランジスタ)に流れる電流が消費電力となります. ということは,クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使ったほうが消費電力は小さくなるんじゃないかな,とは思います.

    ま,つまり「同じクロックでもより消費電力の小さい CPU が作れるようになる」という読み方もある,というわけで.

    • Re:消費電力 (スコア:2, 参考になる)

      by redbrick (4865) on 2001年12月05日 13時05分 (#44003) 日記
      >クロック周波数が同じ場合,スイッチング速度の速い MOSFET を使ったほうが
      >消費電力は小さくなるんじゃないかな,とは思います.

      うーん、何をおっしゃりたいのかよくわかりません・・・。

      スイッチング速度が速かろうが遅かろうが、CMOS構造では一回の動作で流れる電流は
      トランジスタの特性によって決まるので、速度がどうの、という話は意味がありません。
      だから、周波数が上がれば、比例して消費電力は上がります。
      また、動作するトランジスタ数にも比例します。
      #だから、使ってない部分の動作を止める、みたいな技術がでてくるわけで。
      あ、電源は保証される誤差以上変動しないとして、です。
      それ以上変わったら、多分誤動作しますし。

      これは、ちょっと考えていただければわかると思うのですが・・・。
      #それとも、スイッチングが早ければ余計な電流が流れないとおっしゃる?
      #それは電流が媒質の中を伝わる速度や、駆動負荷の充放電電流というものを
      #よく理解してらっしゃらないためではないかと推測します。

      ちなみに、同じトランジスタが高速のスイッチングで動作電流が小さくなるとしたら、
      それは次段のトランジスタを駆動できてない、ということになりますので、全体としては不良品、
      って事になります。
      #おっしゃってるのが動作電流の小さいトランジスタ、ってことなら、話はすべて
      #分かるんですけどねぇ(汗)。


      あと、CMOS構造の場合、高速で動作するトランジスタは、大抵は電力大食いです。
      なぜなら、次段のトランジスタをごく短い時間で駆動しなけりゃならないから。
      MOS構造の基本であるゲート部分は、前段からはコンデンサのような負荷に見えますから、
      その負荷に充電(Tr ON)し、放電(Tr OFF)させるために電流を流さなければなりません。
      その負荷の大きさが変わらないとしたら、つまるところ短い時間で電流をいっぱい流すしか
      充放電を早くする方法はありません。
      #で、トランジスタの特性として、電流をいっぱい流せるトランジスタはその他のリーク電流も
      #かなり大きいです。
      #そのリークを抑えるために、基板側に絶縁層を挟んで、基板内でのリークを抑えるってのが
      #SOIの重要な意義の一つですね。

      また、ゲートを小さくして、前段から見える負荷容量を小さくするという方策もあります。
      現在のテクノロジではこれを主な武器として高速化を果たしていますが、
      これはこれで、加工精度、技術の向上限界と設備費用の爆発敵増加、
      トランジスタ自体のESD耐性の著しい低下、などの弊害を招いています。

      あと、CMOS構造以外にも集積回路の回路形式はあるので、GHzを越えたあたりでは、
      もっと高速動作可能で低消費電力の回路を使った方がいい、と個人的には思います。
      #例えば、定電流スイッチング回路とか。
      --
      ---- redbrick
      親コメント
      • Re:消費電力 (スコア:3, 参考になる)

        by brake-handle (5065) on 2001年12月05日 14時42分 (#44023)

        混乱の原因として、おそらく最初のコメントにある「消費電力」がゲート損失なのか、ソース-ドレイン損失なのかが区別されていないのではないでしょうか。実は私もよく知らなかったりするんですが、comparableなのかな? それとも1桁ぐらいゲート損失の方が小さい?

        一般にゲート(ベース-エミッタ、ゲート-カソード)損失とソース-ドレイン(コレクタ-エミッタ、アノード-カソード)損失の比はデバイスによりけりだったと記憶しています。極端な例はパワーデバイスで、スイッチされる方は数千Aが平気で流れます。ゲートの方は詳しくは覚えてませんが、2桁は少なかったはずです。このため、ほとんどの損失はスイッチされる側の端子間で生じます。

        ちなみに、特に大電流を流すパワーデバイスでは、FETはウケがよくありません(ドリフトより拡散でキャリアを流した方が損失が小さい?)。思いつくのは(ほとんど電気車用だな)GTO(今では老舗ですね)、IGBT(早くGTO並みのが出ないかぁ?)、パワトラ(209系とか、IGBTと比べてどうなんだろ?)あたり。全部バイポーラです。最も、素子数がCPUなどと比べて極端に少ない(6個あればVVVF IVができてしまう)などの違いはありますが。

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        • 半可通な,曖昧な書き方してしまったようですまんです.

          ええと,電力消費の要因についてまとめてみると,

          1. ソース・ドレイン損失
            PMOS 側・NMOS 側が半 ON の状態に VDD -> VSS に流れてしまう電流によって生じる
          2. ゲート損失
            次段のゲート容量をドライブするために生じる損失
          ということになるのかな. 名前は違ってるかもしれませんが,現象としてはこれでいいのかな. 現状の CPU では,どちらが支配的なんでしょうね. (リーク電流が云々,と言う話も最近聞きますが)

          で,FET のスイッチング速度を上げる手段としては,これもまとめてみると

          1. ゲート容量を減らす
          2. CMOS の負荷に対するドライブ能力を上げる
          というところかな.

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          • by IKP (5412) on 2001年12月05日 23時59分 (#44165) 日記
            ゲート長が短くなるにしたがって、OFF状態でのソース・ドレイン間の
            リーク電流も馬鹿になりません。と、いうか低消費電力設計ってこの辺
            の工夫が肝になります。チップ全体が常に動いている訳じゃないですから。
            親コメント
    • by tiga (4391) on 2001年12月05日 12時19分 (#43984) 日記
      >スイッチングの瞬間に PMOS と NMOS の MOSFETに流れる電流が消費電力となります。

      そうですね。スイッチングの瞬間にPMOS と NMOSが、同時にオンとなる瞬間がありますね。それが改善されれば、消費電力は、小さくなりますね。的を得たコメントですね。
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  • by Anonymous Coward on 2001年12月04日 20時31分 (#43795)
    値段を指標にしてくれないようですね。所詮、消費者不在の競争なんでしょうな。ふぁ~あ。
    • by Anonymous Coward on 2001年12月04日 21時14分 (#43811)
      ハイエンドの性能競争に値段を持ち込んでなんか意味があるのでしょうか。世の中には数パーセントでも性能が上がるなら倍の値段を出してもいいという「消費者」がいくらもいるですよ。科学計算用途とか。

      そういう考え方をしない、コストパフォーマンスを重視する「消費者」むけの戦いはミドルレンジのバリューゾーンで行われますからあくびしてないでそっちのほうでも観戦したらどうですか。
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      • なーに。そのうちすぐ安くなるさ。

        Pen-4とCRAY-1を比べたら、ぞっとする。
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      • by Anonymous Coward
        どうでもよかった。なんで書き込んだんだろう。

        考えてみれば、倍の金出す消費者なら科学計算以外にもハイエンドオタクとかベンチマーク狂いとか金の使い道に困ってる金持ちとか、いくらでもいるよな。失礼しました。

  • by Anonymous Coward on 2001年12月04日 23時56分 (#43867)
    そしてテラヘルツ。 なんとなく人体への悪影響を心配したり。
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192.168.0.1は、私が使っている IPアドレスですので勝手に使わないでください --- ある通りすがり

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