エルピーダがリーク電流を低減する技術を開発 34
ストーリー by yoosee
原子配列に前習え！ 部門より
原子配列に前習え！ 部門より
bee 曰く、 "ITmediaの記事によると、エルピーダメモリがDRAMのリーク電流低減技術を開発したとのことだ(プレスリリース)。
なんとリーク電流が発生するのは自然界の仕様というわけではなく、セルトランジスタ内にある10ナノメートル程度の結晶欠陥なのだそうだ。この欠陥は特定の材料が偏って配置されることが原因ということで、この欠陥が発生しないように材料分布を調整することでリークしなくなるという。
これってDRAMにしか適用できないのだろうか。CPUの分野ではリーク電流によって消費電力が下がらないという話が出ているので、この技術を適用できればさらなる性能向上が狙えるのではないだろうか。
"
メモリのリーク≠CPUのリーク (スコア:4, 参考になる)
つまり、リフレッシュレート(DRAMの現在の主流は64ms)を長くしても データ保持はできますよ、という意味のようです。
対してCPUのリーク電流の話は、配線自身がキャパシタの役割をしてしまい、
配線の入力側で電位の変化があっても、その情報が配線上で中和されてしまって、出力側で検出できない、ということだと思います。
出力側で検出できるようにするためには電位変化を大きくする必要があるので、結果として消費電力が大きくなるのでしょう。
＃メモリの方に関してはかなりの知識があるつもりですが、CPUの方はこれであっているか、ちょっと心配。
識者の追記お願いします。
Re:メモリのリーク≠CPUのリーク (スコア:4, 参考になる)
CPUの発熱源の消費電力はdynamicなもの(トランジスタがスイッチングするときに発生するもの)とstaticなもの(スイッチングしていなくても発生するもの)があって、ikuuyaさんの指摘しているのはdynamicの方ですね。
今後(今も？)問題になるのはどちらかというとstaticなものの方です。
高集積化のためにトランジスタを縮小すると、スレショルド電圧が下がるんです。OFF時も完全にカットオフしてくれなくなって、電流がじょろじょろ漏れる、これがリーク電流。アイドル電流が常時大量に流れるので、発熱するわけですな。
もちろん、スレショルド電圧を上げてやれば止められるんですが、すると今度は信号の振幅を大きくする必要がでてきて、動作速度が遅くなってしまうのです。CPUのようなハイパフォーマンス系では、速度優先にするためにリーク電流は我慢せざるを得ないわけです。
回路のモジュールの一部を電源ごと止めてしまうなどの荒業もありますが、なかなか簡単にはいかないようで。
で、結局今回の発見がCPUの方に関係するかというと、私にはよくわかりません。メモリとCPUとでは、プロセスが大分異なるので。
#聞きかじりの知識をいい加減に語っているだけなので補足よろしく
ま、一言でいうと、
> それリークじゃないし。
ということです（笑）
Re:メモリのリーク≠CPUのリーク (スコア:2, 参考になる)
ゲート絶縁膜は厚み1nm程度なので今回の発見は関係ないでしょうね。
Re:メモリのリーク≠CPUのリーク (スコア:2)
Re:メモリのリーク≠CPUのリーク (スコア:0)
トランジスタを縮小するとスレッショルド電圧が下がるのではなく
て、下げられるんです。なぜ下げたいかというと高速化したいか、
電源電圧を下げたい（消費電力を下げたい）からです。
Re:メモリのリーク≠CPUのリーク (スコア:0)
あと、よくわからないのは
>電源電圧を下げたい（消費電力を下げたい）からです。
って、流れからするにdyamic電力のこと?
Re:メモリのリーク≠CPUのリーク (スコア:2, 興味深い)
> 高集積化のためにトランジスタを縮小すると、スレショルド電圧が下がるんです。
この文が誤解を招くと。トランジスタの縮小が、スレッショルド電
圧を下げる原因ではないですから。スレッショルド電圧は不純物を
ゲート下にどれだけ打ち込むかで決まります。（使えるかどうかは
ともかく）
> >電源電圧を下げたい（消費電力を下げたい）からです。
> って、流れからするにdyamic電力のこと?
そうです。待機電力を下げようと思ったら、ゲート絶縁膜を薄くす
る（または誘電率の高い材料に変える）かSOIにするくらいしか手
はないんじゃないかな？要はトランジスタの微細化に、ゲート絶縁
膜の薄膜化が追いついていない（短チャネル効果と呼びます）とい
うことです。何せ今やシリコン原子が数十個～十数個しか並ばない
くらい薄くなってますから。
Re:メモリのリーク≠CPUのリーク (スコア:0)
> トランジスタの縮小が、スレッショルド電圧を下げる原因ではないですから。
すみません、実はここだけ自信がありませんでした。
こんな指摘を待っていました（笑）
スレショルド電圧を下げたいのは、信号振幅を小さくして、速度を稼ぐのと同時にdynamicな消費電
Re:メモリのリーク≠CPUのリーク (スコア:0)
#671289のACの、
>もちろん、スレショルド電圧を上げてやれば止められるんですが（以下略）
って、高Vthのトランジスタについて語ってるものかと思ってしまった。
#671415のAC、すまぬ。
Re:メモリのリーク≠CPUのリーク (スコア:1)
リフレッシュの頻度が下がることによる性能向上は期待できますか?
Re:メモリのリーク≠CPUのリーク (スコア:1)
そうそう！
いいかげん、15μsの呪縛から逃れたいっす…（涙）
（512Kバイトでいいから、ココだけSRAM使わせてくれぇ～とか（笑））
Re:メモリのリーク≠CPUのリーク (スコア:0)
Re:メモリのリーク≠CPUのリーク (スコア:1)
キャパシタンス効果は理論上あり得るとは理解してますが、実際にそういった技術的問題に直面しているという裏付けをご存じでしたら教えていただきたいです。
# 識者でも何でもないのですが、むちゃくちゃ気になるところです
# rm -rf ./.
Re:メモリのリーク≠CPUのリーク (スコア:1)
>対してCPUのリーク電流の話は、配線自身がキャパシタの役割をしてしまい、
昔からそうですけど？
＃配線間容量とか、層間容量とか、配線交差部分の容量とかは
＃ずっと昔からあった話ですが。
当然ながら、物理的な体積を持つ配線が、容量成分も持つのは
当たり前の話ですし。
今の時点でなぜリークが増えるかの説明ではないですねえ。
>配線の入力側で電位の変化があっても、その情報が配線上で中和されて
……嘘でしょう？
容量成分で印加電圧の変化を起こすなんてのは聞いたことないですが。
＃クロストークやチャージ時間のために時間的な遅れが出る、ってのは
＃なくはないけど、電圧をキャパシタンスが消費するなんて
＃ほとんどあり得ない話だと思いますよ。
>しまって、出力側で検出できない、ということだと思います。
最近のミクロンルールでは、配線の幅も狭くなり、配線層の厚みも
薄くなっているので、抵抗性分はかなり大きくなってますから、
抵抗によって熱として電流、電圧が消費されるってのはありますよ。
＃だから、抵抗が小さい銅配線がもてはやされるわけで。
しかし、トランジスタから出力された信号が次段のトランジスタに
届かない、ってのは、リークとは無関係な話だと思うんですが。
＃説明してるのって配線のIR-Dropなどで次段に信号を伝えるのに
＃短い配線でなければならない、ってことですよね？
＃その際に用いられるのは動作電流であって、リーク電流ではないと思います。
>出力側で検出できるようにするためには電位変化を大きくする必要が
>あるので、結果として消費電力が大きくなるのでしょう。
なんかここもリーク電流の説明じゃないなあ。
確かに、配線間が詰まって配線間容量が他のパラメータに比べて
大きくなっていますし、細くなって抵抗が大きくなった配線で、
配線間容量も見えてしまう状況で次段のゲートに電荷を蓄積するのは大変なことです。
抵抗で消費されきらないように動作電流も一杯必要になるし、容量成分も
通常の孤立配線より多く見えますから、充電するのに電流は大きくなければ
ならないですね。
でも、それは動作電流が多くなることであって、リークとは無関係ではないでしょうか？
---- redbrick
Re:メモリのリーク≠CPUのリーク (スコア:0)
Re:メモリのリーク≠CPUのリーク (スコア:0)
Re:メモリのリーク≠CPUのリーク (スコア:1)
まったくもってその通りでございます。
後半部分に関して(対してCPU～)は無視の方向でお願いします。
失礼しました。 m(_ _)m
Re:メモリのリーク≠CPUのリーク (スコア:0)
大型コンピュータの世界で(私にはよく分からない世界だけど)
高速・高発熱のバイポーラか、
低速・低発熱のCMOSか
という争いがあったようです。
結局は、CMOSが勝ったみたいですが。
そのCMOSが、現在は発熱の問
Re:メモリのリーク≠CPUのリーク (スコア:0)
この技術使ったメモリが出たら (スコア:1)
ほんのちょっとだろうけど
いつ頃出てくるかちょっと期待してみたり
Re:この技術使ったメモリが出たら (スコア:1)
（まぁDRAMの標準的なリフレッシュタイムとチップセット側の設定できるリフレッシュタイムが良くわからないのでなんとも言えないのですが。）
でもそれ以前にSPD-ROMでリフレッシュ時間のデータが(仕様的に)無ければなかなか対応は困難だと思いますが。
Re:この技術使ったメモリが出たら (スコア:0)
# メモリで火傷しそうになった過去が恥ずかしいのでAC
リーク電流の低減よりも… (スコア:1, 興味深い)
Re:リーク電流の低減よりも… (スコア:1, 興味深い)
まずは歩留まり、つぎは、個々のセルのシュリンクによる高容量化もしくダイサイズを小さくする方へいくのではないでしょうか。
＃リークが低いレベルにそろえられるのなら、セル容量を下げられる
現在予備セルがどの程度確保されているのか知りませんので、これを減らすほうにいくかどうかはわかりません。
判ってた？ (スコア:0)
Re:判ってた？ (スコア:3, 参考になる)
Re:判ってた？ (スコア:2, 参考になる)
います。手元にペーパーがありますが、素子分離の溝（STI）とゲー
ト膜のストレスによってできた欠陥（Vacancy-type stacking faault）
がDRAMセルの空乏層付近にあって、これがリテンションタイムを悪
化させている様だ、ということみたいです。ペーパーにはTEM写真
も載っています。
Re:判ってた？ (スコア:0)
Re:判ってた？ (スコア:0)
散層を介して接続されます。で、TEM写真ではゲート下のキャパシ
タよりにあります。この辺に欠陥があると確かに接合リークの原因
になるでしょう。ビット線側に欠陥があることもあるでしょうが、
こっち側だとリテンションには影響はあまりないでしょうね。
判ってた！ (スコア:1, 興味深い)
今回の発表は，現在性能向上の制約になっているある特定の微少欠陥の発生原因とその対策が分かったということです． 詳細をライバルに明かしたくないからか，奥歯に物がはさまったような発表になってますね．（当然といえば当然ですが）
もしもCPUに応用できるとしたら (スコア:0)
Re:もしもCPUに応用できるとしたら (スコア:0)
Re:もしもCPUに応用できるとしたら (スコア:1)
# つか55？
Re:もしもCPUに応用できるとしたら (スコア:1)
P5-60の機械使ってましたよ。懐かしい。
元ネタを引っ張るならP5-6.0G？