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Qsの日記: eASIC 4

日記 by Qs
STがプリンタ用SoCのRTLから1日でテープアウトできたとNEにあった。eASIC、化けるのかな。以前販売代理店から説明を受けたことがあり、対応してくれた技術者がえらく勧めてた。試作屋にとってイニシャルコストが0円っつーのは確かにメリットだ。

ただ、埋め込み乗算器がなくカスタマイズが配線間ビア層1つというのがとても気になった。FPGAでディジタル通信のPHYを試作している人間にとって、乗算器に食われるリソースはとても気になる。

試作が進んでいくとMACいれることになりCPUが必要になる。これもまたソフトCPUにならざるを得ず、またまたリソースを食ってしまう。

eASICの得手不得手がどのようなものか、もう少し様子見したいところだ。

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  • セールス盛んですか。興味あるな。それって eASIC が来るんですか。

    使うぶんには普通なら CPU, I/O は標準からの選択でしょう。
    具体的には、0.13 なら CPU は ARM7 なんじゃないでしょうか。ARM9 でもいいけど、始めから silicon に焼き付けておくなら小さいほうがいいかも。そうでなくて、全然用意されていない ARM11 がいいとか、MIPS とかいう人は structure ASIC 使いつらいでしょう。
    0.13 でも ARM7 なら 1.5mm x 1.5mm くらいに収まるのでは? もしそうならば、わざわざ chip の大部分を使ってしかも遅い ARM9 を自分で組む必要ない。しかもいろいろ検証しないといけないし。

      積和も標準品でいいならいいけど、自分で組むというのはほとんど見込みがないのでは。

      彼らの側のポイントは、使いやすい最小限の macro を積めるかどうか、ってあたりじゃないですかね。どっかでは、土台のバリエーションが多すぎてなかなか採算ラインに届かないって言ってました。
    ARM, DSP と flash は標準、I/O は低速か高速。高速の場合は、PLL 何個追加最大 clock も 500Mhz 、低速の場合は代りに DAC / ADC、low Vth cell で clock 150Mhz だよっ!みたいな売り方しているのでしょうか。
    • by Qs (1185) on 2005年04月28日 18時19分 (#728777) 日記
      コメントありがとうございます。

      パートナー会社がストラクチャードASICを初めて使うということで、商社の営業と技術を呼んだときに、アドバイザー的に参加していました。こちらはN社のストラクチャードASICに期待していたのですが、商社の技術者によると、実行部隊がボロボロだからやめたほうが良い、その代わりにeASICですよお客さん、みたいな感じでえらく勧めてきました。かといってその商社としての実績は無いので、きっと実験ネズミを探していたんだと思いますが。

      イニシャルコストが0円であることと、ASICと比べても遜色ないゲート密度と動作スピードを最大の売りにしていました。逆にIP関係はほとんど情報を持っていませんでした。いい加減だったので構えてしまいました。技術者が喋りっぱなしというところでのるかそるかな商品だなと。

      その後いろいろと調べてもらったところによると、ARM9、tensilica、MIPSのソフトコアがもうそろそろ使用できるようになるらしいです。しかしサイズや動作速度は不明です。それとARM社など開発元とのライセンスが必要と書いてありましたね。金額もこれまた不明。ちゃんと営業してくださいって感じです。

      eASICの大きいデメリットはDCが必要なことですね。これだけでイニシャルコスト0円のメリットが吹き飛びます。一応商社所有のDCを貸すことができますよ、なんては言ってくれましたけど。

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      • なんかすごく身近な話題。ってstructured ASIC には関係していませんが、それ以外は ..

          DC の値段ってそんなに大きな障害ですか。DC がないということはたぶん大規模な論理sim もないのではないでしょうか。完全 sync で single clock domain ならともかく、焼き直し不可能なデバイスを使う場合、綿密なsim は必須。昔いた会社の別部門は power on 時の動作を調べるためにとかいって40本以上の vcs を持っていました。なんでそんなに要るのは理解できませんでしたが。

        ゲート密度も動作速度もはかりかただと思います。狭い部分に対して測定すれば FPGA の方が ASIC より確実にTr密度は上です。FPGA > eASIC > ASIC なんじゃないでしょうか。ただ ASIC ではほぼ全部が論理設計者の意図したもので、使えるのに対して、他のものではそうではないというだけです。その無駄を減らすためには、たぶん今後は design のほうが FPGA, structuedの方に歩み寄るしかないと思います。
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        • by Qs (1185) on 2005年05月02日 11時48分 (#730167) 日記
          コメントありがとうございます。

          パートナー会社は社員1桁の小さな会社で、資金的にまだまだ苦しいベンチャーなんです。そんなところにとってDCはやはり高いです。さらにeASICはRTLからの論理合成のためだけにDCが必要らしいですので、そのためにDCを購入するのは非常につらいですね。

          継続的にASICを作っていくのならDC買うのは理にかなうけど、まだそのレベルになっていないです。

          ゲート密度、動作速度ですが、ユーザから見た数字に勘がぜんぜん働かない状況ですね。FPGAで試作したロジックをeASICにしたいようなのですが、リソース換算の指針が示されているといいんですがね。

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