久しぶりにVHDLなコードを書いた。面倒くさい。これがverilogに変わったところで面倒なことは変わらない。文字だけじゃ回路構成を把握できん。作りながら考えるといった設計方法は全然だめだな。最近は自社ツールでスケマチックでさっさと設計するんで特にそう感じてしまうな。
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