Qsの日記: verilog
日記 by
Qs
受託で作っていた某モジュールがほぼ完成した。RTLはVHDLしか書いたことが無かったけど、この案件はverilogが指定された。ちょっと時間がかかったけど、中規模なモジュールを作り上げることができて少し自信がついた。
確かになれるとVHDLより記述量が少ない。VHDLはstd_logicとそのvectorを使用するのが標準で、即値(っていうのかな)はクォーテーションで囲む必要があるのが面倒くさい。verilogはそれがない。そして基数指定が便利。VHDLでは得られない便利さだ。
でも文法、特にbegin, endのブロック指定が好きになれないかも。なんでブレース文字を使わなかったんだろうね。それ言ったらVHDLもそうなんだが。とか言いつつ、begin, endの要不要の判別はかなりつかんだ。
casexは強力。真理値表を多用する人間としてはとても重宝する。
RTレベルで書くことには変わりないから、すんなり使えるだろうと思っていたけど、これで食わず嫌いでなくなったかもしれない。
それにしても、FPGAで200MHzを超えるモジュールを作るのって大変だった。最近の高性能FPGAはLUT入力が4以上になっていてロジックの細分化による配線量を減らすことができるけど、やっぱり配線遅延に泣かされた。FPGAの宿命ということで、改めて覚えておこう。
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