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575199 journal

gm300の日記: RTL

日記 by gm300
の勉強中。

  いろいろ違いがあっておもしろい。
  関数 / module の違いとか、RTL では referece でしか access 出来ない点とか。 古い verilog では interface 部分の定義が構造化できない部分が致命的だ。あたりまえだが、RTL では一度できてしまった module, wire, reg は消すことができない。存在は永続的だ。従って処理をするときでも、信号/変数の値を変えると直ちに処理が始まる。まるで開眼者クーカイの「バトルの後でアンタップ」だ。

  DMA は難しいので、シリアル回線の clock / data deskew の部分を書く。full digital で、fall / rise 個別 deskew 可能っていやつだ。data before clock に対応できるともっといいけどな。
  SPI 4.2 の training cycle での jitter, through の分散、metastable の本当を知りたい。瞬間的には metastable と言われるものは起りそうだが、実際出力はどうなるのか、電源にノイズが乗っているときには、すぐに安定状態に遷移すると思うのだがどうなだろう。一点 sample の場合、sample 点で metastable になるのは善くないが、sample 失敗になっても同じくらい善くない。その点からみて、metastable になってしまうこと自体はどうでも良い。大量に電流が流れてしまったり、信号レベルが永続的に膠着してしまうのは困る。
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身近な人の偉大さは半減する -- あるアレゲ人

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