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gm300の日記: cell で作る微小遅延回路

日記 by gm300
clock 調整にしろ、deskew にしろ安定した微小遅延回路は分解能を決める要因だ。低エラーレイトを実現するにはマージンを計算するアルゴリズムが重要だが、遅延量の微小制御ができなければ現実のチップにならない。

  以前の multi tap DLL 方式だと 400MHz 16 tap くらいが限界。DLL がふらつくのが一番問題。実際、遅延量は安定してさえば良く、調整の step の大きさが等しい必要はない。

  はっきりした目標はないが、3GHz / 16 step 調整くらいを考えている。 20psec くらい。と思ったが FF の min_width_hi/lo が 400psec くらいなので、1GHz くらいが限界か。

  1. gate のみ。
  分解能 200nsec くらい。500MHz = 2nsec くらいなら使えるかも。

  2. 差分ゲート。
    それなりに安定した10nsec くらいの遅延ができる。ただし、sum(cell1-cell2) だと合計遅延量が大きくなってすぐにclock cycle より大きくなる。FF の hold / setup より clock cycle が短い場合は、いずれにせよ sampler が複数いるので、そのときは OK かも。そうでない場合は、cycle / 100 x 10nsec くらいしか step 数がとれない。始めに black out あり。

  3. 配線のみ
  1 step が 0.1 psec くらいになってしまう。大量に繋ぐと xtalk が気になって使えない。

  4. 可変 load.
  位相比較器が1つに出来る点は良いかもしれないがそれほど merit 感じず。理由は deskewer の廻りは充分に space とれそうだから。それと training cycle がたくさんいるのは良くないかも。

  何 step くらいあれば充分かは理論的な根拠不足。
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あつくて寝られない時はhackしろ! 386BSD(98)はそうやってつくられましたよ? -- あるハッカー

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