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574802 journal

gm300の日記: cell で作る微小遅延

日記 by gm300
一応 500MHz 32 step 分解能で周辺も作り始める。long term の jitter と short term の jitter, clock の jitter も再現した data generator と簡単な stat machine で learning phase と普通の phase も記述してみる。
  long term の jitter ってなんだかわからないが一応入れる。
  ここまで書いて、突然、 setup+hold > step width なら充分でそれ以上細かく step 切ってもしかたがない気がしてくる。でも間違いの様な気も。DDR の時に step + setup + hold < margin 含めた min_width 、single なら timing change window + step + setup + hold < cycle かな。
  posedge だけで 1GHz, clock, data jitter 10ps の場合は、見た目の最大 jitter 20psec, hold 0, setup 100ps くらいなんで、0, 180度の 2 箇所に調整できれば充分 ? つまらん。jitter 100ps でも 0,120,240 の3箇所。あれー。

  clock を 3.2GHz まで上げて pulse width をなんとかなるとすると、10 ps jitter で 200ps / step. やっぱ、0,120,240 くらいで充分か。ということは 0,90,180,270 までいけば充分以上かな。step pitch の不均衡を考慮にいれてもこれくらいで充分そう。
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