gm300の日記: 2重派遣
日記 by
gm300
2重派遣の疑いがかかったための、急遽今作業中の場所から引き上げることになった。働いている場所の内部監査の結果、疑いありということで、オイラの会社に連絡が入った。始めは、オイラの会社側で言い訳を考えていたが、オイラの会社が直接2重派遣を指示しているわけでも実行しているわけでもないので、働いている部署と、内部監査機関の間で話をつけてもらうことに。もちろん、一ヶ月もタダ働きしているという事情も引き上げ決定のウラにはある。
直接契約している会社(内部監査機関からみて、2重派遣を行っている会社)の方とはすぐに連絡が取れて、2重ではないという強い自信があるというコメントをもらう。まあ、そう見えなくもないということはみとめたわけだ。が、戻って欲しいと言われない。理由は働いている部門からそちらに先月分、その前のオーダが入っていないためだ。
オーダを入れていないにもかかわらず、働いている部門は他の部門からリソースを分けて欲しいと上層部に依頼を入れている。金はあるという。金があるとしたらオーダを入れていない理由はなにだ?オイラの会社の営業は働いている部門に連絡を取ろうと何度もメール、電話を入れているが連絡は取れていない。いやー、先生これじゃ信用できないっすよ。先生とこが信用できない理由はこれだけじゃないですから。陽に騙そうとはしていないんでしょうが、ちゃんと全部の意思決定、ペーパーワークをこなすのは無理でしょう。
昨日の朝、営業から連絡が入って、少し話をしたいという。今のテレビの話はわずかで、次期のサーバのチップセットに関して意見聞かれる。内部clockは1.6GHz. I/O はたぶん2.4という。オイラの考えではI/Oは2.4GHz, 4.8Gbpsまたは6.0Gbps/padじゃないかと思う。core/chipが4か、それ以上になる時代のサーバは、chip数もそれなりに大きくならないと長生きできない。(と根拠無く思う。)その場合、chip<->memoryの必要バンド幅は莫大になる可能性がある。トーラスにして、普通はローカルだけに抑えることができると仮定して、前後4段x8core/chip = 64GbpsくらいあればOK? .... 6Gbps/padじゃ全然足りないジャン。chip set間のバンド幅は配線の数を増やすとか、bpsを増やすことで、なんとかするとしても、main memoryが全体でshareされていたらそののバンド幅不足は破滅的じゃないかと思う。今のSMPと同じようなperformaceを疎結合で実現しなくてはいけない。
プロセスは90nmという話であるが、よく考えると65nmじゃないかな。65nmなら注意深く作れば1.6GHzはそれほど難しくなさそうだ。平均ゲート遅延は、余裕で50psec程度に設定できるだろう。そうすれば1.6GHz=625psecでも12段の論理が入る。後は、clock遅延、OCVをどこまで押さえるかだ。遅延を1nsec, ocv 10% で100psec. FFsetup 200psec で残りは、300psec. 6 段。これだと少し苦しいか。平均ゲート遅延を30psecにして、11段。
後は、100台程度しか売れなかったという前世代をどう総括するか かな。
直接契約している会社(内部監査機関からみて、2重派遣を行っている会社)の方とはすぐに連絡が取れて、2重ではないという強い自信があるというコメントをもらう。まあ、そう見えなくもないということはみとめたわけだ。が、戻って欲しいと言われない。理由は働いている部門からそちらに先月分、その前のオーダが入っていないためだ。
オーダを入れていないにもかかわらず、働いている部門は他の部門からリソースを分けて欲しいと上層部に依頼を入れている。金はあるという。金があるとしたらオーダを入れていない理由はなにだ?オイラの会社の営業は働いている部門に連絡を取ろうと何度もメール、電話を入れているが連絡は取れていない。いやー、先生これじゃ信用できないっすよ。先生とこが信用できない理由はこれだけじゃないですから。陽に騙そうとはしていないんでしょうが、ちゃんと全部の意思決定、ペーパーワークをこなすのは無理でしょう。
昨日の朝、営業から連絡が入って、少し話をしたいという。今のテレビの話はわずかで、次期のサーバのチップセットに関して意見聞かれる。内部clockは1.6GHz. I/O はたぶん2.4という。オイラの考えではI/Oは2.4GHz, 4.8Gbpsまたは6.0Gbps/padじゃないかと思う。core/chipが4か、それ以上になる時代のサーバは、chip数もそれなりに大きくならないと長生きできない。(と根拠無く思う。)その場合、chip<->memoryの必要バンド幅は莫大になる可能性がある。トーラスにして、普通はローカルだけに抑えることができると仮定して、前後4段x8core/chip = 64GbpsくらいあればOK? .... 6Gbps/padじゃ全然足りないジャン。chip set間のバンド幅は配線の数を増やすとか、bpsを増やすことで、なんとかするとしても、main memoryが全体でshareされていたらそののバンド幅不足は破滅的じゃないかと思う。今のSMPと同じようなperformaceを疎結合で実現しなくてはいけない。
プロセスは90nmという話であるが、よく考えると65nmじゃないかな。65nmなら注意深く作れば1.6GHzはそれほど難しくなさそうだ。平均ゲート遅延は、余裕で50psec程度に設定できるだろう。そうすれば1.6GHz=625psecでも12段の論理が入る。後は、clock遅延、OCVをどこまで押さえるかだ。遅延を1nsec, ocv 10% で100psec. FFsetup 200psec で残りは、300psec. 6 段。これだと少し苦しいか。平均ゲート遅延を30psecにして、11段。
後は、100台程度しか売れなかったという前世代をどう総括するか かな。
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