gm300の日記: まじか
日記 by
gm300
関係している2チップ、両方ともテープアウト間近。
functionのほうの収束具合は見えないが、レイアウト&タイミングを外野から聞く感じではsetupはめどがついてhold.
両方とも使用率が低いので、holdで爆発ということはなさそう。
今回考えた理論はこう。
微細化が進んでもclockbufferの総面積はだいたい同じでなくてはならない。じゃないとnetwork遅延かslewが大きくなる。現実的にはclock段数を伸ばすというのもありえないので、世代が変ってもclockbuffer 1段の面積はほぼ同じで、どんどん倍率を増やす。電流密度の上昇とか、スイング電圧の減少とか、差し引きはあるが、トータルでは同じ程度になっていかなくてはいけないのではないか。
先週末に配線幅を倍に増やしてみる。SoCEで見た目ではCeffectiveが1/10になってしまう。減るのは認めるが1/10は行き過ぎではないかとも思う。専門にやってきた人に聞いてみると、それはありうるという。1/10になるとかなり楽。っていうか非常に楽。RAMの上を飛び越えていく0.9mmくらいの配線があると一段あたり100psec以上の遅延がどうしてもつくが、それが50psec程度にへる。ほぼ定数になってしまう。問題は配線幅の変更をいつ行うか。今は、自動配線後に手で選択的に書いている。それだと10-100net程度しか対応できない。が、いいんじゃない?100を大きく超えるほどなら、NONDEFAULTRULEで書いて、始めからネットを選ぶしかないよ。
functionのほうの収束具合は見えないが、レイアウト&タイミングを外野から聞く感じではsetupはめどがついてhold.
両方とも使用率が低いので、holdで爆発ということはなさそう。
今回考えた理論はこう。
微細化が進んでもclockbufferの総面積はだいたい同じでなくてはならない。じゃないとnetwork遅延かslewが大きくなる。現実的にはclock段数を伸ばすというのもありえないので、世代が変ってもclockbuffer 1段の面積はほぼ同じで、どんどん倍率を増やす。電流密度の上昇とか、スイング電圧の減少とか、差し引きはあるが、トータルでは同じ程度になっていかなくてはいけないのではないか。
先週末に配線幅を倍に増やしてみる。SoCEで見た目ではCeffectiveが1/10になってしまう。減るのは認めるが1/10は行き過ぎではないかとも思う。専門にやってきた人に聞いてみると、それはありうるという。1/10になるとかなり楽。っていうか非常に楽。RAMの上を飛び越えていく0.9mmくらいの配線があると一段あたり100psec以上の遅延がどうしてもつくが、それが50psec程度にへる。ほぼ定数になってしまう。問題は配線幅の変更をいつ行うか。今は、自動配線後に手で選択的に書いている。それだと10-100net程度しか対応できない。が、いいんじゃない?100を大きく超えるほどなら、NONDEFAULTRULEで書いて、始めからネットを選ぶしかないよ。
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