kitune-sanの日記: FPGA楽しい 1
日記 by
kitune-san
休みの間(少しオーバーしたけど)、FPGAで遊んだ。
眠らせていた「動かしてわかる CPUの作り方10講」に沿って進めてたけどわかりやすくて楽しい。
運よくVHDLは昔講習を受けたことがあったのでとっかかりやすかった。
ハマりポイントは、「port map」 を「port_map」と書いてしまうことぐらいだったかな。
あと、もう少しパイプラインとハザードについて深く知りたかったかな。
次は何しよう。もうちょっとCPUについて調べるか、VerilogやChiselなどの言語を勉強するか…
VHDLには (スコア:0)
_を含む予約語はありません。Verilogにはありますが…
# ちなみにstd_logicは予約語ではありません。
# たまたま_を含む識別子を使っているだけ。