kitune-sanの日記： Chisel

久しぶりの日記

コロナの濃厚接触者になってしまい、会社に出社できなかったので、
今日は積読していた「RISC-VとChiselで学ぶはじめてのCPU自作」を読んで(コードの写経)をしていた。

テストの出力と脳内デバッグ結果とが一致しなくて第8章あたりで手が止まってしまっていた。
で、「:=」がVerilogでいうノンブロッキング代入のことだと思っていたが、そうではなく、ただの信号間の接続だということに気がついた。
一旦思い込んでしまうと、思い込みを解消するまで大変だ。やっとスッキリした。

alwaysやprocessといった記述がないのでここでレジスタに代入しているんだぞって感じがなく、今の時点では読みにくいなぁと思ってしまう。
これは馴れが必要だ。