パスワードを忘れた? アカウント作成
13774969 journal
日記

tabateeの日記: 論理回路の高位合成について 3

日記 by tabatee

論理回路の高位合成について」(リンク先はqiita)って記事を書いたので興味のある方は読んでみてくださいな。

この議論は賞味期限が切れたので、アーカイブ化されています。 新たにコメントを付けることはできません。
  • by Anonymous Coward on 2018年11月23日 17時22分 (#3520248)

    いつも高レベルで物を作り、低レベル層のことは直接関与してな
    かったので、その辺「エロイひとが良い具合にしてくれてんだろう」
    程度にしか理解していなかったのですが、提供URLに記載されている
    情報はわかりやすく、なんとなく理解できました。

    有料でもいいから、書籍をだしてください。

  • by Anonymous Coward on 2018年11月23日 18時55分 (#3520268)

    ……どうでしょうか?アルゴリズムを書いているというよりはハードウェアとして利用可能な要素にマッピングする作業をしているという感じでしょうか?

    本質的には(C言語で高位合成が出来るという前提なら)VHDLやVerilogだって
    高位合成可能です。SystemVerilogに至ってはC言語よりも(言語仕様的に)
    高位合成に向いています。

    でも現実的にそうなっていないのは「HDLでの合成ツールが手を抜いている」
    だけで、言語側には罪はありません。(かなり暴言)
    まあ特にVHDLについてはその成立理由的に仕方のないところもありますが、
    言語側の問題かツール側の問題かは区別して欲しいな、と。

  • by Anonymous Coward on 2018年11月23日 19時32分 (#3520283)

    イマイチ流行らない理由ですが、設計者の負担が思ったほど減らないことがあると思います。
    一言で言えば中途半端なんですよね。
    最適化設計したければHDLで書きたいし、手を抜くならIP買ってくればいい。
    高位合成に手を出してみて、思ったより手間が減らない上に高くて、これならカスタマイズ可能なIP買ってくる方がいいんじゃないかってなってしまう。

    特に最近の微細プロセスだと、配置配線の最適化のコストが高いからこの傾向が顕著。
    手を抜くなら、配置配線まで最適化されたハードマクロを買ってくる。
    自力で設計するなら、HDLで書いて自力で配置配線の最適化までする。

    高位合成で論理設計の部分で手を抜いたって、どうせ配置配線とプロセス最適化の部分でコストがかかるので意味が無くなります。
    むしろクリティカルパスを潰していく最適化の際に修正が難しくなるので、余計にコストがかかる場合だってある。

typodupeerror

普通のやつらの下を行け -- バッドノウハウ専門家

読み込み中...