> Was manufactured using the same proprietary 4-layer 0.5µ CMOS5 process as of EV45, therefore required the same 3.3V power supply. Consisted of 9.3 mln. transistors (including 7.8 mln. spent on integrated caches), possessed a die size of 299mm² (close to theoretical limits of the technological process involved).
勘違いコメント多すぎ (スコア:3, 参考になる)
マザーボード上はメインメモリも必要。
現状のCore i7の場合
L1：32KB+32KB×4（命令とデータを分離）
L2：256KB×4（コア毎に分離）
L3：8 MB
L3を少数のコアグループ毎に分離して、L4に256M-512Mぐらい載せたいのかな
Re:勘違いコメント多すぎ (スコア:0)
話ではないですよ。貫通電極で積層するといっているし、例えば4Gbitのダイを8枚重ねればそれでもう
4GByteですよ。十分メインメモリです。この構成でかりに外部にDRAMを置くとしても、それは
メインメモリというよりは超高速ストレージとしての扱いでしょう。
もちろんDRAMベースのL4キャッシュというのもアイデアとしてはありですが、この記事とは別の
話題です。
Re:勘違いコメント多すぎ (スコア:1, 参考になる)
> 話ではないですよ。貫通電極で積層するといっているし、例えば4Gbitのダイを8枚重ねればそれでもう
> 4GByteですよ。十分メインメモリです。この構成でかりに外部にDRAMを置くとしても、それは
> メインメモリというよりは超高速ストレージとしての扱いでしょう。
どっからこんな話が出てきたの？
別の記事と混同してますか？
後藤氏の元記事
> CPUとGPUが一緒になるだけでなく、CPUとメモリも一緒になろうとしている。数年後の高スループットCPUは、DRAMダイ(半導体本体)を CPUと同じパッケージに封入する可能性が高い。マルチコア化とベクタ演算能力を強化(またはGPUコア統合)したCPUに、DRAMもくっつく。言ってみれば、「CPU+GPU+DRAM」という姿へと変わることになる。
> (4)コモディティDRAMの転送レートの向上ペースはそのままで、CPUにより近いところに超広帯域のカスタムDRAMを置く。
> では、コモディティDRAMをメインメモリに使う路線を捨てず、かといって、コモディティDRAMを高速化へと無理矢理に牽引せずに、メモリ帯域問題を解決する手段は何か。そこで浮上して来たのがプラン(4)だった。
> プラン(4)では、CPUに近いところに、数百MB程度の中容量のメモリを設置する。近接したCPUダイとメモリダイを、超広幅インターフェイスで結ぶことで、200GB/sec～1TB/secのレンジの超広帯域メモリを実現する。それによって、メインメモリDRAMは数十GB/secの帯域に留まっても、パフォーマンスの制約はほとんど受けなくなるという。モジュールで増設できるメインメモリ部分は、コモディティDRAMのロードマップで対応できるため、低価格で大容量搭載の恩恵を受けることができる。
> つまり、プラン(4)を取るなら、コモディティDRAMのモデルはそのままで、CPUのパフォーマンス問題を解決できる。ある意味、いいとこ取りのソリューションとなりうるわけだ。
Re: (スコア:0)
Re: (スコア:0)
hpのmx2なんてものが。
参考
http://ascii24.com/news/i/topi/article/2004/05/20/649688-000.html [ascii24.com]
Re: (スコア:0)
Alpha 21164は96KB L2(DRAM)をオンチップに集積していました。
21264ではL2は再びチップ外に追い出されたわけですが。
Re: (スコア:0)
SRAMでしょ?
Re: (スコア:0)
0.5umで96KBのSRAMって猛烈にでかいですよ？
翌年のPentiumProに載ってたやつが256KB SRAM(たぶん0.35um)です。
Re: (スコア:0)
ちなみにPentiumPro L2キャッシュは、初期はhttp://en.wikipedia.org/wiki/Pentium_Pro [wikipedia.org]によると0.5umのようです。
Re: (スコア:0)
> Was manufactured using the same proprietary 4-layer 0.5µ CMOS5 process as of EV45, therefore required the same 3.3V power supply. Consisted of 9.3 mln. transistors (including 7.8 mln. spent on integrated caches), possessed a die size of 299mm² (close to theoretical limits of the technological process involved).
1次キャッシュは8KB I-cacheと8KB D-cacheですが、D-cacheは二重化されていますので事実上16KBの容量です。
これにSRAMだと仮定した2次キャッシュ96KBを加えると120KBになりますので、ほ
Re: (スコア:0)
という内容でした。したがって上の上のコメントは、技術的にはキャッシュではなくメインメモリを
混載することも可能になりつつあるのではないか、というふうに改めさせてもらいます。
とか苦しすぎる弁解をしたりする。