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性能も上がらない、消費電力も減らないというんじゃ、微細化の意味がないな。
それとも、SAMSUNGの方のチップはより低電圧、高速で動作するはずだけど、部品調達なんかの関係でTSM製と同じ回路（電圧、クロック）で動かしてるとかか？
意味ならありますよ。微細化すると同じサイズのウエハから沢山のチップを採れます。1個辺りの製造コストが下がって、儲けが大きくなります。
ウェハ1枚当たりで取れる個数が増えても、微細化するために工数も増えるのでウェハ1枚当たりのコストも上がる。結果、実際はチップ単価の値段は28nm程度以降もう下がらなくなってきている [ascii.jp]。
だから、値段が高くなってもいいから更なる高速化や低消費電力化の方が大事、という用途でしか28nmより進んだルールは用いられなくなってきているんだよ。
それなのに、14nmルールの方が16nmより消費電力が大きいというんじゃ、もはや何のために微細化を進めるのかという話になってくるんじゃないの？ということ。
そのリンク先にしても、親コメントにしても、元のデータは正しいのに結論がおかしいって残念なことになってますね。そのデータからなら、同じトランジスタ数なら14nmまで一貫してチップ単価が下がるように読める。次のページに行けば、そのものずばりのデータがあって、10nmでも順調にコストが下がるとインテルは主張してるわけですが。
業界最強のIntelさんの場合はちょっと話が違うのかもしらんね。
「20nmプロセスから先はムーアの法則の意味がなくなる?」 [impress.co.jp]
分岐点は28nmプロセスで、ここより微細化すると、プロセス技術の複雑化やツールの高価格化のためにウェハ当たりのコストの上昇が急峻になると言われている。そして、ウェハ当たりコストの上昇が、CMOSスケーリングの利点を相殺してしまうため、トランジスタ当たりのコストが下がらなくなると言われている。…
…ただし、Intelは、自社のプロセスに関してはトランジスタコストの低減は順調に推移しており
また大原御大ですか…分岐点は28nmプロセスと言われてるのは確かだし、実際そうなんだけど、理由が実情と違う。トランジスタコストはIntel以外でも順調に下がってますよ。
高くなってるのは、イニシャルコストです。これには、・回路設計の複雑化による人件費やツールのコスト・マスク作成等の試作にかかるコスト・新プロセス・工場立ち上げの投資コストが含まれてます。これらのコストが高いかどうかは、1製品の量産数量に左右されます。
IntelのCPUは大量に生産するので、イニシャルコストが相対的に軽く見えます。同様にAppleのCPUも大量に生
ウェハコストの上昇が問題だと言っている人は他にもいる [eetimes.jp]ようですが。
GLOBALFOUNDRIESのこのチャートからは、最も低コストのトランジスタが製造できるのはpolySiONプロセスの28nmノードが適用された場合であることが分かる。28nmより微細なスケーリングになると、二重露光リソグラフィや高誘電率膜/金属ゲート（HKMG：High-k/Metal Gate）、FinFETプロセスの適用に非常にコストがかかってしまう。
2013年に開催された「Semicon West」でASMLが発表したスライドは、微細化によってトランジスタの集積度を2倍にしても、ウエハー価格の上昇で利益が相殺されてしまうことを示している。
14nm開発失敗してSamsungに頼るしかなかったGFと、微細化とは別のFD-SOIに進んでるSTのポジショントークに見えて仕方ない。その後Sansungの14nm導入で成功してからは、GFも14nm推してますし、10nmは再び自社開発すると言ってます。28nmがコスト最適なら、なぜそこまで投資を続けるのでしょうね？ASMLのにしたって、そのグラフの右端にあるEUVの有利を謳うために出してるグラフですし…なんというか、20nm～14nmの世代で微妙な立ち位置になってしまった企業を集めれば、こういう主張になるのでしょうか。
「トランジスタコストはIntel以外でも順調に下がってますよ。」の証明になる資料でもなんか見せてみては？
Anonymous Cowardの語りよりは、GFの発表資料やBroadcomのCTO、ARMのLead Mobile Strategistの話の方が信頼性あるわｗ
http://news.mynavi.jp/news/2014/04/23/218/ [mynavi.jp]ここのGFの資料だと、微細化で今後もコストが下がると予想してますね。14nmは下がらないけど、ここの人なら14nmと20nmのバックエンドは同じだから微細化してないとかって話は説明不要だよね？次にコストが大きく下がるのは10nm世代なので、性能気にしないICはしばらく28nmに留まるのは確かですが。
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、 この観点で見れば10nm世代では再びコスト低減が可能になる
これは、トランジスタあたりのコストはもう下がらないと言っているんではないかな？
このグラフ [mynavi.jp]は"Cost/Function"のグラフであって、"Cost/Transistor"ではない。つまり、高機能（速度や低消費電力）を求める人には機能あたりの単価は下がると言っているのであって、単純にトランジスタコストが下がると言っているのではない。
そのあとの文でマスクにかかるコストの話をしているが、長々と書いていることの結論は、
EUVに切り替わると全部Single Patterningになる分、
専門外の人に説明する自信はあまりないのですが、一応。ここでいうFunctionは、皆さんが想像するような、機能、速度とか電力とか、そういった物ではないです。20nmまでのプレーナ型のMOSを使用していた際は、同じ回路を実現するときに必要なトランジスタ数は一定だったので、Cost/トランジスタでコストの比較が出来ます。14nm以降のFinFETでは、同じ回路を実現する時に必要なトランジスタ数は一定ではありません。もっと言えば、何をトランジスタ1個と数えるかも難しい。Fin 1個を1トランジスタと数えていいなら、FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます。そういう問題があるので、機能ブロック（フリップフロップとか、SRAMとか、加算機とか）ベースで比べる必要があります。
それならこの記事 [mynavi.jp]で、GFは単純に「トランジスタ当たりのコストは14nmでも下がる」とプレゼンできたのではないかな？
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、この観点で見れば10nm世代では再びコスト低減が可能になる
というニュアンスは、「14nm以降は（トランジスタあたりのコストはあがってしまうが）機能あたりのコストという観点で見るなら下がると言うこともできる」と言っているふうにとれるけど。
「FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます」というのが真実なら、ここで彼らは
「14nm以降はトランジスタコストが極端に下がるように見えるが、機能あたりのコストを考えるべであり、この観点で見れば10nm世代では実コストはムーアの法則レベルに沿う程度にまであがってしまう」というような話し方をするだろう。
FinFETはプレナートランジスタとは異なった設計手法が必要というのは真実でも、それは20nm以降のプロセスで作るFinFETのCost/Transistorが安いか高いかというのとはまた独立な話でしょ。
Intel以外でも、20nm以降も続けてCost/Transisterが下がるという資料はあるの？
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Stay hungry, Stay foolish. -- Steven Paul Jobs
しかし、プロセスを微細化しても (スコア:0)
性能も上がらない、消費電力も減らないというんじゃ、微細化の意味がないな。
それとも、SAMSUNGの方のチップはより低電圧、高速で動作するはずだけど、
部品調達なんかの関係でTSM製と同じ回路（電圧、クロック）で動かしてるとかか？
Re: (スコア:0)
意味ならありますよ。
微細化すると同じサイズのウエハから沢山のチップを採れます。
1個辺りの製造コストが下がって、儲けが大きくなります。
Re: (スコア:0)
ウェハ1枚当たりで取れる個数が増えても、微細化するために工数も増えるのでウェハ1枚当たりのコストも上がる。
結果、実際はチップ単価の値段は28nm程度以降もう下がらなくなってきている [ascii.jp]。
だから、値段が高くなってもいいから更なる高速化や低消費電力化の方が大事、という用途でしか28nmより進んだルールは
用いられなくなってきているんだよ。
それなのに、14nmルールの方が16nmより消費電力が大きいというんじゃ、もはや何のために微細化を進めるのかという話に
なってくるんじゃないの？ということ。
Re: (スコア:0)
そのリンク先にしても、親コメントにしても、元のデータは正しいのに結論がおかしいって残念なことになってますね。
そのデータからなら、同じトランジスタ数なら14nmまで一貫してチップ単価が下がるように読める。
次のページに行けば、そのものずばりのデータがあって、10nmでも順調にコストが下がるとインテルは主張してるわけですが。
Re: (スコア:0)
業界最強のIntelさんの場合はちょっと話が違うのかもしらんね。
「20nmプロセスから先はムーアの法則の意味がなくなる?」 [impress.co.jp]
分岐点は28nmプロセスで、ここより微細化すると、プロセス技術の複雑化やツールの高価格化のために
ウェハ当たりのコストの上昇が急峻になると言われている。そして、ウェハ当たりコストの上昇が、
CMOSスケーリングの利点を相殺してしまうため、トランジスタ当たりのコストが下がらなくなると言われている。…
…ただし、Intelは、自社のプロセスに関してはトランジスタコストの低減は順調に推移しており
Re: (スコア:0)
また大原御大ですか…
分岐点は28nmプロセスと言われてるのは確かだし、実際そうなんだけど、理由が実情と違う。
トランジスタコストはIntel以外でも順調に下がってますよ。
高くなってるのは、イニシャルコストです。
これには、
・回路設計の複雑化による人件費やツールのコスト
・マスク作成等の試作にかかるコスト
・新プロセス・工場立ち上げの投資コスト
が含まれてます。
これらのコストが高いかどうかは、1製品の量産数量に左右されます。
IntelのCPUは大量に生産するので、イニシャルコストが相対的に軽く見えます。
同様にAppleのCPUも大量に生
Re: (スコア:0)
ウェハコストの上昇が問題だと言っている人は他にもいる [eetimes.jp]ようですが。
GLOBALFOUNDRIESのこのチャートからは、最も低コストのトランジスタが製造できるのは
polySiONプロセスの28nmノードが適用された場合であることが分かる。
28nmより微細なスケーリングになると、二重露光リソグラフィや高誘電率膜/金属ゲート（HKMG：High-k/Metal Gate）、
FinFETプロセスの適用に非常にコストがかかってしまう。
2013年に開催された「Semicon West」でASMLが発表したスライドは、微細化によってトランジスタの集積度を2倍にしても、
ウエハー価格の上昇で利益が相殺されてしまうことを示している。
Re: (スコア:0)
14nm開発失敗してSamsungに頼るしかなかったGFと、微細化とは別のFD-SOIに進んでるSTのポジショントークに見えて仕方ない。
その後Sansungの14nm導入で成功してからは、GFも14nm推してますし、10nmは再び自社開発すると言ってます。28nmがコスト最適なら、なぜそこまで投資を続けるのでしょうね？
ASMLのにしたって、そのグラフの右端にあるEUVの有利を謳うために出してるグラフですし…
なんというか、20nm～14nmの世代で微妙な立ち位置になってしまった企業を集めれば、こういう主張になるのでしょうか。
Re: (スコア:0)
Re: (スコア:0)
「トランジスタコストはIntel以外でも順調に下がってますよ。」の証明になる資料でもなんか見せてみては？
Anonymous Cowardの語りよりは、GFの発表資料やBroadcomのCTO、ARMのLead Mobile Strategistの話の方が信頼性あるわｗ
Re: (スコア:0)
http://news.mynavi.jp/news/2014/04/23/218/ [mynavi.jp]
ここのGFの資料だと、微細化で今後もコストが下がると予想してますね。
14nmは下がらないけど、ここの人なら14nmと20nmのバックエンドは同じだから微細化してないとかって話は説明不要だよね？
次にコストが大きく下がるのは10nm世代なので、性能気にしないICはしばらく28nmに留まるのは確かですが。
Re: (スコア:0)
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、
この観点で見れば10nm世代では再びコスト低減が可能になる
これは、トランジスタあたりのコストはもう下がらないと言っているんではないかな？
このグラフ [mynavi.jp]は"Cost/Function"のグラフであって、"Cost/Transistor"ではない。
つまり、高機能（速度や低消費電力）を求める人には機能あたりの単価は下がると言っているのであって、
単純にトランジスタコストが下がると言っているのではない。
そのあとの文でマスクにかかるコストの話をしているが、長々と書いていることの結論は、
EUVに切り替わると全部Single Patterningになる分、
Re: (スコア:0)
専門外の人に説明する自信はあまりないのですが、一応。
ここでいうFunctionは、皆さんが想像するような、機能、速度とか電力とか、そういった物ではないです。
20nmまでのプレーナ型のMOSを使用していた際は、同じ回路を実現するときに必要なトランジスタ数は一定だったので、Cost/トランジスタでコストの比較が出来ます。
14nm以降のFinFETでは、同じ回路を実現する時に必要なトランジスタ数は一定ではありません。もっと言えば、何をトランジスタ1個と数えるかも難しい。
Fin 1個を1トランジスタと数えていいなら、FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます。
そういう問題があるので、機能ブロック（フリップフロップとか、SRAMとか、加算機とか）ベースで比べる必要があります。
Re:しかし、プロセスを微細化しても (スコア:0)
それならこの記事 [mynavi.jp]で、GFは単純に
「トランジスタ当たりのコストは14nmでも下がる」とプレゼンできたのではないかな？
14nm以降はトランジスタあたりのコストではなく、機能あたりのコストを考えるべきだとしており、
この観点で見れば10nm世代では再びコスト低減が可能になる
というニュアンスは、「14nm以降は（トランジスタあたりのコストはあがってしまうが）
機能あたりのコストという観点で見るなら下がると言うこともできる」と言っているふうにとれるけど。
「FinFETにした時点でCost/トランジスタは数分の一に一気に下がってしまいます」というのが真実なら、ここで彼らは
「14nm以降はトランジスタコストが極端に下がるように見えるが、機能あたりのコストを考えるべであり、
この観点で見れば10nm世代では実コストはムーアの法則レベルに沿う程度にまであがってしまう」
というような話し方をするだろう。
FinFETはプレナートランジスタとは異なった設計手法が必要というのは真実でも、
それは20nm以降のプロセスで作るFinFETのCost/Transistorが安いか高いかというのとはまた独立な話でしょ。
Intel以外でも、20nm以降も続けてCost/Transisterが下がるという資料はあるの？