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◆技術のポイント新技術（帯域ダブラあり）→300Gbps→訂正可能ビット誤りを加味して実質250Gbps従来技術（帯域ダブラなし）→150Gbps→（訂正可能ビット誤りを加味して実質125Gbps？）
2倍の速度で通信出来るようになったわけだ。
◆用語解説 ※３＞現行の100ギガビットイーサの規格では、毎秒25ギガビット×4波長で毎秒100ギガビットを実現しています。
おい、今さっき従来技術125Gbps出るって言ったじゃん、いつの間に1/5の速度になってるんだ。
現行技術の理論値は125Gbps()だけど、現実的には様々なボトルネックがあって理論値の1/5の性能しか出ていない。それらのボトルネックは全て解決済みで理論値と同等な結果は(10年後の実装段階で)出せる。今回の発表ではそれとは別に2倍になる新技術を編み出したからそれのお披露目ってことかな？
これからプレスリリースを書くときはこのレベルの読者も想定しないといけないんだな、と思いました。
「従来技術」が何を指しているかに注意しながらもう一度読み直してみましょう。
ありがとう。ヒントをもらってようやくわかった。
既存の技術は単純に100Gbpsの通信技術であるって話か。今回の新技術でようやくこの次の規格の対象となる1Tbitに届いたという内容のニュースなのね。
まだ理解してなさそうだ。規格と技術の区別がついてなさそうだし。そもそも「従来の技術」は「現行規格」に採用されてないんじゃないか。
技術A（新技術）1波長あたり250Gbps → 規格A 1Tbps@4波長を実現できる技術B（従来技術）1波長あたり125Gbps → 規格B ここでは書かれていない技術C（現行技術）1波長あたり25Gbps → 規格C 100Gbps@4波長、現行の100Gbpsイーサ規格
新技術の従来技術からの変更点、概要書くとこんな感じ。・従来はSi-CMOSで作ったDACの速度の限界が30GHzだった・InPでなら高速動作できるが、集積度が足りず、高機能なDACを作れない・それなら、30GHzのDACを2個Si-CMOSで作って、出力をInPで作ったアナログ掛け算回路で2倍の60GHzにしよう
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「科学者は100%安全だと保証できないものは動かしてはならない」、科学者「えっ」、プログラマ「えっ」
おかしくね？ (スコア:0)
◆技術のポイント
新技術（帯域ダブラあり）→300Gbps→訂正可能ビット誤りを加味して実質250Gbps
従来技術（帯域ダブラなし）→150Gbps→（訂正可能ビット誤りを加味して実質125Gbps？）
2倍の速度で通信出来るようになったわけだ。
◆用語解説 ※３
＞現行の100ギガビットイーサの規格では、毎秒25ギガビット×4波長で毎秒100ギガビットを実現しています。
おい、今さっき従来技術125Gbps出るって言ったじゃん、いつの間に1/5の速度になってるんだ。
現行技術の理論値は125Gbps()だけど、
現実的には様々なボトルネックがあって理論値の1/5の性能しか出ていない。
それらのボトルネックは全て解決済みで理論値と同等な結果は(10年後の実装段階で)出せる。
今回の発表ではそれとは別に2倍になる新技術を編み出したからそれのお披露目ってことかな？
Re: (スコア:0)
これからプレスリリースを書くときはこのレベルの読者も想定しないといけないんだな、と思いました。
Re: (スコア:0)
「従来技術」が何を指しているかに注意しながらもう一度読み直してみましょう。
Re: (スコア:0)
ありがとう。
ヒントをもらってようやくわかった。
既存の技術は単純に100Gbpsの通信技術であるって話か。
今回の新技術でようやくこの次の規格の対象となる1Tbitに届いたという内容のニュースなのね。
Re: (スコア:0)
まだ理解してなさそうだ。規格と技術の区別がついてなさそうだし。
そもそも「従来の技術」は「現行規格」に採用されてないんじゃないか。
Re: (スコア:0)
技術A（新技術）1波長あたり250Gbps → 規格A 1Tbps@4波長を実現できる
技術B（従来技術）1波長あたり125Gbps → 規格B ここでは書かれていない
技術C（現行技術）1波長あたり25Gbps → 規格C 100Gbps@4波長、現行の100Gbpsイーサ規格
新技術の従来技術からの変更点、概要書くとこんな感じ。
・従来はSi-CMOSで作ったDACの速度の限界が30GHzだった
・InPでなら高速動作できるが、集積度が足りず、高機能なDACを作れない
・それなら、30GHzのDACを2個Si-CMOSで作って、出力をInPで作ったアナログ掛け算回路で2倍の60GHzにしよう