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海軍に入るくらいなら海賊になった方がいい -- Steven Paul Jobs
GAを用いた設計の評価って? (スコア:0)
Re:GAを用いた設計の評価って? (スコア:0)
なんか、クロックのタイミングをフリップフロップ（ＦＦ）ごとにずらしてタイミング調整するなんてすごく違和感があります。
まあ、ＦＦのクロ
Re:GAを用いた設計の評価って? (スコア:1, 興味深い)
> 部分的なセットアップ不足には効き目がありそうな気がしますが・・・。
まさにこれじゃないですか？
CTSでは遅延がでかいパスに全体がひきずられて、
高速化の足かせになってしまうような話は数年前からあります。
そのころにはCTSの途中にバッファ挿入したり配線調整したりして、
このような遅延調整したCTS(?)の生成を目指すベンチャーも出来てました。
＃ものになったという話は聞きませんが・・・
多分現在でも、高性能なチップの設計ではなんらかの調整を考えたり
実行したりしててるんじゃないですかね。
＃私はASIC屋なので、そんな調整してる暇はないですが。
> 製造後のチップで調整しようなんてコストが合わないような気がする・・・。
> （だいたい、どうやって測定するんだろう？)
この辺がこの研究のもう一つのキモなんでしょうね。
リンク先の真中から少し下を見ると、
テスターと連携してやるようです。
この辺の詳しいやり方を私も知りたい。
遅延調整素子調整用の配線を埋め込まなければならないとしたら、
配線性が悪化して製造期間増大→コスト増になる可能性が。
Re:GAを用いた設計の評価って? (スコア:2, 参考になる)
>CTSでは遅延がでかいパスに全体がひきずられて、
>高速化の足かせになってしまうような話は数年前からあります。
CTSと言うよりデータラインの問題では？
＃データライン側が遅れてタイミングが合わないのは、CTSのせいでしょうか？
＃・・・違いますよね？ ブロックの配置位置などの問題ではないですか？
あと、CTS側で高速対応が出来ない、ってのはCTSの構成の調整で
なんとかするしかない気がします。
＃論理合成側で遅いパスを高速部分から切り離すってのもアリ。
＃論理合成でなんとかなるんなら、製造後にいろいろいじる必要がなくて
＃コスト的に楽になるし。
>そのころにはCTSの途中にバッファ挿入したり配線調整したりして、
>このような遅延調整したCTS(?)の生成を目指すベンチャーも出来てました。
こっちは寡聞にして知らないのですが・・・、chipやテクノロジの
アーキテクチャ依存の部分が大きいので、ベンチャーは難しいでしょうね。
一応、大手メーカーは配置に関し、TDLだのPhysical Synthesisなどと、
CAD側での対策を考えているみたいですが、まだまだ十分なものとは言えない
みたいですね。
あとは、ちょっと発想を変えて、CTSは可変だけどその遅延が可変じゃ
なかったり、なんてアプローチもあったりしますね。
>多分現在でも、高性能なチップの設計ではなんらかの調整を考えたり
>実行したりしててるんじゃないですかね。
たぶん色々とノウハウはあるとは思います。
わたしも、GHzなんて到底無理だけど、一応少しはノウハウを持っては
いますけど、メシのタネなので、こんなところでは口に出せません。
＃まぁ、それにしても、クロックを局所的にいじるのは大胆な方策でしょう。
＃しかも製造後とは、周囲に与える影響がどのくらいになるか、コストが
＃どれだけ跳ね上がるか、きちんと試算しないとまずいでしょうね。
>遅延調整素子調整用の配線を埋め込まなければならないとしたら、
>配線性が悪化して製造期間増大→コスト増になる可能性が。
んー・・・ちょっと言葉が違うと思います。
「配線性が悪化して製造期間増大」→「配線性が悪化して設計期間増大」ですよね？
製造はマスク露光なのでどうせ1shotですから、製造期間の長さに
影響が出るようなヘンな回路だと、タイミングが満たせず、そもそも
マスク作れないと思います。
＃コスト増は同感。
>遅延調整素子調整用の配線を埋め込まなければならないとしたら
クロック配線に自動的にフューズ付きみたいな経路切り替え可能な
ブロックをぶら下げておくしかないでしょうね。
ただし、調整範囲はやはり配線の長さ(=ブロックを置けるスペース)に
依存するので、それで充分かどうかは、設計してもわからない。
＃作る製品ごとに変わる可能性があるものに対し、統一的に出来るもの
＃ではないと思います。
どの程度の調整を考えるか、によって、製造後の微調整で救える数が
決まるか、も、結局、ある程度の数を作って実測データを統計的処理して
みた後じゃなきゃわからない・・・ですよね？
＃クロックだから周囲や自身へのクロストークも怖いし、余分なブロックのせいで
＃配線負荷も、制御信号のために配線数自体も増えるし、それに
＃ブロック配置領域まで圧迫するわけですな(汗)。
＃ちょっと、CADや設計側への負担が大きいなぁ・・・。
---- redbrick
Re:GAを用いた設計の評価って? (スコア:0)
>>高速化の足かせになってしまうような話は数年前からあります。
> CTSと言うよりデータラインの問題では？
> (以下略)
そうですよ。
データラインの遅れのせいで、Clockを高速化出来ない。
CTSでは、そのCTSにぶら下がっているFF/Latch全体に
同時にClock信号が到達することを前提にしています。
周波数をその遅れがあるパスにあわせることで、
そのCTSに繋がる部分全てに影響しますよね。
なので、遅れが生じるパスに部分的に遅延を挿入することで
それを制御しようという考えが出るのは自然だと思います。
Re:GAを用いた設計の評価って? (スコア:1)
ですよね。
>CTSでは、そのCTSにぶら下がっているFF/Latch全体に
>同時にClock信号が到達することを前提にしています。
まぁ、多少のずれはありますが、それなりに高精度に、各F/Fや
Latchにクロックが伝播するようにCTSを作りますよね。
>周波数をその遅れがあるパスにあわせることで、
>そのCTSに繋がる部分全てに影響しますよね。
んー・・・わたしがそうする場合は、データラインに改良の余地がない
場合のみ、ですね。
クロックより修正しにくいデータラインって、あんまりないですし。
>なので、遅れが生じるパスに部分的に遅延を挿入することで
>それを制御しようという考えが出るのは自然だと思います。
いやぁ、それは同期回路とは違ってしまうので、非同期回路を完全に
検証漏れがないように検証できる方だけがやってください(苦笑)。
＃わたしには到底出来ないです(汗)。
>まぁ、ようはユーザーへの納入が遅れるってことで
それは、わたしも避けたいですね・・・(汗)。
＃今は、早くできないとASICも売れない時代だしなぁ・・・。
>やるなら、制御素子を埋め込んだFF/latchを作成して、
>一つのブロックとして扱うのではないでしょうか。
そういうのもありですねぇ。
>ていうかそうしないと上記の問題に対処できんと思います。
>それでもブロックが大きくなって配置に影響出そうですが。
確かに・・・。
>そういう意味でもっと詳しいレポートを見たいですね。
同感です。
コスト面などに関する続報などが出たら、興味深いですね。
＃ちょっとウオッチングしておこうっと。
---- redbrick