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スロットの頃のPentium2とかL2が遠くて性能出なかったけどダイ隣合わせで高級なインターポーザでくっつけたら別に気にしなくてもいいの？
> スロットの頃のPentium2とかL2が遠くて性能出なかったけど
Zen 2 の場合、CPUコアと同じ chiplet 内に L1, L2, L3 cache まで含まれているのでそこまで遅くないはずです。
Zen 2 世代の EPYC の場合、CPU コアを含む chiplet 間を接続する位置にあるIO chiplet に L4 cache が入るとか。これは当然 chiplet 内よりは遅延が増えますが、Zen 2 は Zen 1, 1+ と比べてL2 および L3 cache の容量を倍増することで影響を緩和している模様です。
またいずれにせよ パッケージ内の接続なので、パッケージ外に出る Pentium II よりは遅延が少なくて済むのではないかと。
Pentium Pro っぽい感じなのかな。L2をダイ上で接続してたから、Pentium II より高速だったよね。
ダイ上ではなく、パッケージ上でしょ
> ダイ上ではなく、パッケージ上でしょ
ですね。というわけで EPYC の IO chiplet の L4 cache の配置はパッケージ外に L2 cache があった Pentium II ではなくパッケージ内にあった Pentium Pro の方の L2 cache に相当と。
CPUコア用 chiplet と同一ダイに存在する L1/L2/L3 cache はそれよりずっと速い。
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複数ダイに分割しても性能出るの？ (スコア:0)
スロットの頃のPentium2とかL2が遠くて性能出なかったけど
ダイ隣合わせで高級なインターポーザでくっつけたら別に気にしなくてもいいの？
Re:複数ダイに分割しても性能出るの？ (スコア:2, 参考になる)
> スロットの頃のPentium2とかL2が遠くて性能出なかったけど
Zen 2 の場合、CPUコアと同じ chiplet 内に L1, L2, L3 cache まで含まれているので
そこまで遅くないはずです。
Zen 2 世代の EPYC の場合、CPU コアを含む chiplet 間を接続する位置にある
IO chiplet に L4 cache が入るとか。
これは当然 chiplet 内よりは遅延が増えますが、Zen 2 は Zen 1, 1+ と比べて
L2 および L3 cache の容量を倍増することで影響を緩和している模様です。
またいずれにせよ パッケージ内の接続なので、パッケージ外に出る Pentium II よりは
遅延が少なくて済むのではないかと。
Re: (スコア:0)
Pentium Pro っぽい感じなのかな。
L2をダイ上で接続してたから、Pentium II より高速だったよね。
Re: (スコア:0)
ダイ上ではなく、パッケージ上でしょ
Re: (スコア:0)
> ダイ上ではなく、パッケージ上でしょ
ですね。
というわけで EPYC の IO chiplet の L4 cache の配置は
パッケージ外に L2 cache があった Pentium II ではなく
パッケージ内にあった Pentium Pro の方の L2 cache に相当と。
CPUコア用 chiplet と同一ダイに存在する L1/L2/L3 cache はそれよりずっと速い。