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色々出てきているけど、限界っぽい感じも。
シュリンクするだけで面積が減って歩留まり良くなるし、いっぱい取れるようにもなるから設計変わらなくても集積度を上げる意味はあるよ。生産技術はその分高いものが要求されるけど。
シュリンクするだけで面積が減って歩留まり良くなるし、いっぱい取れるようにもなるから
現在の問題は, 現実的にシュリンクしても歩留まりが良くならないし, いっぱい取れたとしても利益が上がらないから集積度を上げる意味が無くなってきたってことじゃないかと.
現在の集積度向上の手法って3D方向だから設計変えないと無理じゃない？
FinFETにせよ、TSVにせよ、設計よりは製造技術の蓄積が物を云う印象。マトモなモノを作れないのに設計を弄くったって詮ないかと。
元コメントの言ってる3Dって、ロジックの3D積層とか、PMOS/NMOS分離積層のことかも。配線遅延が劇的に減るので、ものすごく性能が上がる余地があるけど、設計手法もツールも全部見直さないとダメ。
そうでなくても、FinFETは設計手法が全く変わりますね。回路設計はそれほど変更ないけど、物理レイアウトは全く違う。業界内では、16nmになって、これまで(28nm)の数倍時間かかったよって話をよく聞きます。
物理レイアウトは完成形を実現する図形を配置するだけだから特に変わらないよレイアウトから出来あがりを連装するのは難しいけどね＃出来上がり→レイアウト形状への変換を自動でやろうとすると結構面倒だけど
変わりますよ…FinFETのレイアウトやったことありますか？レイアウトから出来あがりを連想するのこそ、単なるOPC演算と光学SIMの繰り返しなので、計算でできます。
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身近な人の偉大さは半減する -- あるアレゲ人
設計技術のほうが追いつかなくなるパターンとか (スコア:0)
色々出てきているけど、限界っぽい感じも。
Re: (スコア:0)
シュリンクするだけで面積が減って歩留まり良くなるし、いっぱい取れるようにもなるから設計変わらなくても
集積度を上げる意味はあるよ。
生産技術はその分高いものが要求されるけど。
Re:設計技術のほうが追いつかなくなるパターンとか (スコア:1)
現在の問題は, 現実的にシュリンクしても歩留まりが良くならないし, いっぱい取れたとしても利益が上がらないから集積度を上げる意味が無くなってきたってことじゃないかと.
Re: (スコア:0)
現在の集積度向上の手法って3D方向だから設計変えないと無理じゃない？
Re: (スコア:0)
FinFETにせよ、TSVにせよ、設計よりは製造技術の蓄積が物を云う印象。
マトモなモノを作れないのに設計を弄くったって詮ないかと。
Re:設計技術のほうが追いつかなくなるパターンとか (スコア:1)
元コメントの言ってる3Dって、ロジックの3D積層とか、PMOS/NMOS分離積層のことかも。
配線遅延が劇的に減るので、ものすごく性能が上がる余地があるけど、設計手法もツールも全部見直さないとダメ。
そうでなくても、FinFETは設計手法が全く変わりますね。
回路設計はそれほど変更ないけど、物理レイアウトは全く違う。
業界内では、16nmになって、これまで(28nm)の数倍時間かかったよって話をよく聞きます。
Re: (スコア:0)
物理レイアウトは完成形を実現する図形を配置するだけだから特に変わらないよ
レイアウトから出来あがりを連装するのは難しいけどね
＃出来上がり→レイアウト形状への変換を自動でやろうとすると結構面倒だけど
Re: (スコア:0)
変わりますよ…FinFETのレイアウトやったことありますか？
レイアウトから出来あがりを連想するのこそ、単なるOPC演算と光学SIMの繰り返しなので、計算でできます。