by
Anonymous Coward
on 2011年02月01日 16時23分
(#1896629)
新聞などの記事では『時間とともに劣化する』というような表現になっているが、実際は『起動後（電源投入後）、徐々に性能が低下する』といったところじゃないの？（シリコン・デバイスそのものが永久的に変質・劣化するわけじゃない） 元のIntelのプレス・リリースの表現も『degrade over time』となってるけど、もうちょっと素人向けに丁寧に説明した方が良いと思うが.......
by
Anonymous Coward
on 2011年02月01日 16時33分
(#1896638)
>シリコン・デバイスそのものが永久的に変質・劣化するわけじゃない
AnandTechの記事からすると、長期的な使用で壊れるらしい。
http://www.anandtech.com/show/4142/ [anandtech.com] Intel expects that over 3 years of use it would see a failure rate of approximately 5 - 15% depending on usage model.
http://www.anandtech.com/show/4143 [anandtech.com] The problem in the chipset was traced back to a transistor in the 3Gbps PLL clocking tree. The aforementioned transistor has a very thin gate oxide, which allows you to turn it on with a very low voltage. Unfortunately in this case Intel biased the transistor with too high of a voltage, resulting in higher than expected leakage current. Depending on the physical characteristics of the transistor the leakage current here can increase over time which can ultimately result in this failure on the 3Gbps ports
時間とともに劣化する？ (スコア:1, 参考になる)
元のIntelのプレス・リリースの表現も『degrade over time』となってるけど、もうちょっと素人向けに丁寧に説明した方が良いと思うが.......
壊れるらしい (スコア:3, 参考になる)
>シリコン・デバイスそのものが永久的に変質・劣化するわけじゃない
AnandTechの記事からすると、長期的な使用で壊れるらしい。
http://www.anandtech.com/show/4142/ [anandtech.com]
Intel expects that over 3 years of use it would see a failure rate of approximately 5 - 15% depending on usage model.
熱設計ミスったか、配線設計がタイトすぎたか、その辺なのかねぇ。
Re: (スコア:0)
微妙なタイミング設計の問題で、例えば希にメタステーブルが発生して動作不良につながるようなことを想像したが
#メタステーブルはあくまでも例えです（それほど単純なミスじゃないと思う）
Re:壊れるらしい (スコア:5, 参考になる)
>３年間長期使用した場合に不良が一度でも発現する割合が5%～15%ってことじゃないの？
と言うわけでも無いっぽい．
Anandの続報(続き？)によれば，
http://www.anandtech.com/show/4143 [anandtech.com]
The problem in the chipset was traced back to a transistor in the 3Gbps PLL clocking tree. The aforementioned transistor has a very thin gate oxide, which allows you to turn it on with a very low voltage. Unfortunately in this case Intel biased the transistor with too high of a voltage, resulting in higher than expected leakage current. Depending on the physical characteristics of the transistor the leakage current here can increase over time which can ultimately result in this failure on the 3Gbps ports
適当な訳：
この問題の原因は，3Gbps用のPLLのトランジスタにある．このトランジスタは非常に薄いゲート絶縁膜を使っており低い電圧で駆動すべきものであるが，Intelはより高い電圧が印可されるよう設計してしまっており，想定よりリーク電流が増えている．トランジスタは物理的な性質として経年劣化でリーク電流がふえるものであり，（本来の予定よりリーク電流が大きくなる実装となってしまったため）最終的にエラーを引き起こす．
（括弧内はわかりやすくするために追加）
と言うことで，本来の設計なら経年劣化でリーク電流（これはトランジスタの劣化で必ず増えていく）が増えてもスイッチングに影響のないレベルであったはずが，かかる電圧が高すぎた（もしくは絶縁膜が薄くなりすぎた）ために製品寿命の間にスレッショルドを超えてエラーが出始めるものが存在し得るからリコール，と言うことに思えます．
Re:壊れるらしい (スコア:2)
PLLの設計ミスか。
修正リビジョンで完治すればいいけど、それでも危なそうだな。
そういやつい最近、ウチの社内でもあるICのPLL用電源の設計ミスで大問題が出ていた。
Re:壊れるらしい (スコア:2, 興味深い)
PLL+耐圧の間違い+リークという話から適当に推測してみる。
※証拠なしの適当な推測です。確率1%ぐらいと思って読んでください。
シリアル通信用のPLLはとても高い周波数で動く上に低ジッタにする必要があるので、ロジック用よりも高い電源電圧を使う。そこに使うMOSは高い耐圧のもの。
PLLの中でリークが致命的な部分というと、ループフィルタの容量。
ループフィルタには大きな容量が必要なので、できればゲート絶縁膜の薄い（容量の大きい）、低耐圧のMOSを使いたい。
そこで設計をうまく工夫して、高い電源電圧でもループフィルタに高い電圧がかからないようにして、低耐圧のMOSを使うことがある。
うまく設計したつもりでも、特定の条件で高い電圧がかかる状態になってしまったとか。
検証でもれたか、うっかり確認ミスかでそのまま量産されたが、加速劣化試験で問題が発覚した？
ちなみにPLLのループフィルタにリーク電流があると、PLLのジッタが増えて通信エラーが増えます。
最悪通信できなくなる。
Re:壊れるらしい (スコア:1)
パッと思い付くのはエレクトロマイグレーション [wikipedia.org]による劣化か？
Re: (スコア:0)
記事を素直に読めば、ゲート酸化膜の絶縁破壊。
Re:壊れるらしい (スコア:1)
という書き方からすると、PLLは正常だけど
後ろのクロックバッファ(のトランジスタ)でリーク電流増に依るスイッチング速度低下が起きて、不具合が生じるのかな。
で、これが起きるとクロック歯抜け( _|~|_|~|____|~|__ )とかクロック消失(___)が発生すると。
# 認識間違いかもだけど、SATA用に6GHz PLLと3GHz PLLの2個も載せるのが違和感なので。
# 6GHz PLL--------[クロックバッファ]---> 6GHz SATA
# [2分周] --[クロックバッファ:不具合] --> 3GHz SATA
## 6GHzのほうのクロックバッファは速度から設計(アーキテクチャ)はまず別。
Re:壊れるらしい (スコア:1)
3GHz系は分周される過程でDutyが50%に戻るから、正常に動いているのかもしれませんね。
Re: (スコア:0)
死ぬのは3Gbps系ですよ
Re: (スコア:0)
# SATA3用とSATA2用のPHYはそれぞれ自前の専用PLLを持っていると思う。
Re:壊れるらしい (スコア:1, 参考になる)
レポートも上がっていますから、経年といったレベルではなくて、M/Bが暖まったらアウトといった
感じじゃないでしょうか。
なんだ、ただの (スコア:0)
SonyTimerの実装じゃん。
3年使って壊れるなら、某メーカーは保証外扱いだろうし。
日本のメーカーに比べると、訴訟大国のメーカーはまともだな。
Re: (スコア:0)
割とよくある設計ミスです。
でも加速寿命試験すれば判ると思うんだけどなぁ。 昔同じようなミスをしたことがある同業他社なのでAC
Re: (スコア:0)
そういうことですか.......
本当の問題はリーク電流よりも高電圧を印加したことによるVt（スレッショルド電圧）のシフトですね
ゲート酸化膜（最先端のデバイスは単純な酸化膜じゃないだろうけど）に電荷がトラップされたりするので
＃本当はこういうミスは様々な段階でのデザインルール・チェックで排除されなければならないんですけど（Intelらしくない）
Re: (スコア:0)
だからリーク電流って事でお茶を濁したんでしょう。良く判ります。
デザインルールチェックも動的な状態のチェックって完全じゃないから、Intelさんもなかなか難しいと思いますよ。
Re:壊れるらしい (スコア:3, 興味深い)
業界から足を洗ってからずいぶんたつし，最近仕事がうまく進まずむしゃくしゃしてるので，あることないこと書いちゃうぞ！
大人の事情とは.....
・何であれ使用中にVtがシフトするような製造プロセスには欠陥があると言われかねない
・何であれ使用中にVtがシフトするようなデバイスを製造しているラインは有機物や金属イオンで汚染されているのではないかと言われかねない
・何であれ使用中にVtがシフトすることを大口顧客の品証部の怖い人達に知られたら，信頼性データを取り直せと言われかねない
というわけでよくある（？）単純なリーク電流増にしてしまって，半導体メーカ的にはVtがシフトするとは口が裂けても言うつもりはない
Re: (スコア:0)
実績が無いプロセスだとTEGでは動いても製品は思うような特性が出なくてプロセスパラメータいじりまくってやっと良品が取れるなんてこともよくある。今回がそうかは知らないが。
でも市場クレームが出る前に回収したのは良かったんじゃないの。市場クレームだと損害賠償額もハンパじゃないし。
Re:壊れるらしい (スコア:2, おもしろおかしい)
ないことが無い件。
Re:壊れるらしい (スコア:1)
Re:時間とともに劣化する？ (スコア:2, 参考になる)
Re: (スコア:0)
最初は物理設計ミスかと思ったけど、どうも論理設計ミスっぽい。