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IBM、3Dスタッキングのための技術「Through-Silicon Via」を開発 42

ストーリー by GetSet
効率的に重ねちまえ 部門より

elfbin 曰く、

マイコミジャーナルの記事によると、IBMが 3Dスタッキングを用いた「Through-Silicon Via」と 呼ばれるチップ製造のための技術を開発した、とのことだ。
ダイ上に小さな孔を空け、そこに金属を満たすことで上下2つのチップを サンドイッチ状に挟んで直接接続させる方式である。これにより 長い配線が必要なくなるため、パフォーマンスや省電力、サイズの面で 大きなメリットになるということらしい。 垂直方向に金属で直接くっつけてしまえば、確かに配線的には有利だろう。

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IBM、3DスタッキングのためのThrough-Silicon Via技術を開発 More

  • ルービックキューブPC (スコア:5, おもしろおかしい)

    by shoji12 (14093) on 2007年04月14日 10時27分 (#1142693)
    27CPUで断然速くて軽い。
    欠点はサイの目が揃わないと動いてくれないんです。

  • これとの違いは？ (スコア:2, 興味深い)

    by k.kmn (29899) on 2007年04月14日 20時16分 (#1142842)
    NECの昨年12月の発表に、「8枚のメモリチップとシステムLSIチップを１つのパッケージに搭載」というのがある [necel.com]んですが、なにが違う？ポリシリコンじゃないってこと？

  • 熱問題はどうしましょ？ (スコア:2, 興味深い)

    by Anonymous Coward on 2007年04月14日 21時00分 (#1142848)
    ２層にすれば熱密度も２倍。配線最適化で更に集積度アップ。
    何も考えずに多層化に突っ走ると排熱が追い付かない気も。

    • Re:熱問題はどうしましょ？ (スコア:4, 参考になる)

      by Anonymous Coward on 2007年04月14日 23時19分 (#1142871)
      既存のスタック技術よりもダイ間の配線長を短く出来るので、
      理論的には消費電力を下げられますので当然発熱量も少なくて済みます。

      また 1ダイでおなじ規模の回路を構成した場合ですが
      こちらも階層構造であることを利用することで各ブロック間の距離を短くすることも
      可能でしょうから、場合によっては多少の省電力化を見込めるでしょう。
      # これが理由で今回の技術が用いられることは無いでしょうが…

      ということで、お値段と歩留まり、設計/検証する側の苦労のことを考えなければ良いことづくめの技術だと思いますよ。
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      • Re:熱問題はどうしましょ？ (スコア:1, すばらしい洞察)

        by Anonymous Coward on 2007年04月15日 0時35分 (#1142895)
        熱サイクルによるビアとダイでの破壊発生がやばげに見える。
        しかもビア周辺のダイ諸共破壊に3000ガバス。
        ワイヤボンディングなら逃がし様があるが、はてさてこいつはどうだろうか。
        ということで、市場実績を様子見ですかねぇ。

        /// シリコンは物理強度が弱くて困る。別の材料はまだかねぇ。
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      • 電気抵抗が小さくなるから電圧を下げられるってことでしょうか

    • Re:熱問題はどうしましょ？ (スコア:3, 興味深い)

      by Anonymous Coward on 2007年04月15日 1時18分 (#1142904)
      何層かに1層の割合で排熱用のダイヤモンドプレートを挟めば良いのでは？
      安価にダイヤモンドウェハを合成する技術 [aist.go.jp]も見つかったようですし。
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  • スタックド・パッケージで (スコア:1, 興味深い)

    by Anonymous Coward on 2007年04月14日 10時50分 (#1142695)
    スタックド・パッケージでぐぐる [google.co.jp]といっぱいひっかかるのだけど、IBMのは何が新しいの？
    スルーホールなのが新しい？

    • Re:スタックド・パッケージで (スコア:3, 参考になる)

      by Anonymous Coward on 2007年04月14日 10時56分 (#1142698)
      ワイヤーボンディングを使わず単純にシリコンを重ねるところじゃないかな？
      配線が劇的に短くできるので消費電力/速度で圧倒的に有利。
      マイクロバンプを使う手法も一部で実用化してるけど、そちらの利点欠点は知らない。
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      • Re:スタックド・パッケージで (スコア:5, 参考になる)

        by Anonymous Coward on 2007年04月14日 12時17分 (#1142724)
        ワイヤーボンディングを使わない利点はもう一つ、
        重ねたチップとチップの間に隙間を作るためのスペーサ・チップがいらないことです。
        (下から順にチップ外形が小さくなっていくのなら問題ないのですが、同じ大きさの
          チップを積んでいくと、ワイヤ引き出しのために隙間が必要となるためです)
        このため、さらに高密度に縦に積み上げることが出来ます。

        マイクロバンプを使う手法での欠点は、シリコンチップの配線層同士が向かい合う形でしか
        接合できないことです。センサ系のチップでは配線パターン側にセンサ機能を持つので、
        マイクロバンプでは表側にセンサを持ってくることができません。
        利点は2チップでの接合なら既存のプロセスが必要なく製造できる点です。
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        • すいません。上の文書修正。。。。
          利点は2チップでの接合なら新しいプロセスが必要なく製造できる点です。
          既存の　→　新しい
        • 2年も前の記事だけどこれ [designnewsjapan.com]なんかはマイクロバンプで3層以上もいけるみたいですよ。
          IBMのはより実用化に近づいたってこと?
        • てゆーことは
          読み出し部を別の層で作って受光面広げたり、
          3枚密着させて重ねて感光層が全部同じ大きさな3層センサーとか
          裏表両面にセンサー持ったのとか作れるわけか。

  • 将来 (スコア:1)

    by unchikun (14429) on 2007年04月14日 17時32分 (#1142802)
    ダイサイズに「高さ」も書くようになったりして。

  • EDA (スコア:1, 興味深い)

    by Anonymous Coward on 2007年04月15日 8時26分 (#1142926)
    積層チップ間の配置配線も考慮したEDAあるのかな？
    無いときついと思うのだが。

  • コミコミ (スコア:0)

    by Anonymous Coward on 2007年04月14日 11時09分 (#1142702)
    舞い込みジャーナルの記事、Blue Gineってなってる。
    ところでいつの間にマイコミジャーナルになったんだろう？

  • Cellは？ (スコア:0)

    by Anonymous Coward on 2007年04月14日 20時12分 (#1142841)
    PowerファミリーということはCellも含まれるんですよね？
    既に黒歴史化してたりしませんよね？

    • Re:Cellは？ (スコア:2, 参考になる)

      by keybordist (3572) on 2007年04月15日 0時29分 (#1142893) 日記
      >>PowerファミリーということはCellも含まれるんですよね？

      つうか、今後出る新型Powerファミリーに採用する、という話で、
      既存のチップに採用するかどうか、とは別問題でしょ。

      PS3用のCellの場合、プロセスルールの変更でダイサイズを小さくして、
      周辺チップを取り込んでいくようになるかも知れんけど、
      そこまででしょ。

      今回の技術使って、単一チップのパフォーマンスの向上を図ったとして、
      Cell的な高性能プロセッサは作れるだろうけど、
      それは既存のCellとは別なプロセッサでしょうし、
      搭載するのもPS4とかになるのではないかと。
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    • Re:Cellは？ (スコア:0)

      by Anonymous Coward
      LS大容量化ハァハァ

  • 誰も書かなかったから言っとこう (スコア:0)

    by Anonymous Coward on 2007年04月15日 10時51分 (#1142944)
    IBMなのにVIAとはこれいかに
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