ひさしぶりの日記。

MMC(SD)にアクセスしたり、カードにIDE(ATA)のプロトコルを使用してアクセスするためのラッパーなどを無理やりHDLコードを書いていたのだが、
ステートマシンを含めた組み合わせ回路が複雑化してきた。

そこで組み合わせ回路の部分をシーケンサに置き換えることで、全体の設計をシンプルに、そしてLEの使用量を削減できるのではないだろうか？という考えから、
勉強がてらマイクロシーケンサを作ってみることにした。多分初めて設計した自作CPU。
結果として結構使いにくそうなものができたので、実用になるかはわからん。

完成したものはその特徴からLD/STシーケンサ(仮)と名付けた。

久しぶりの日記

コロナの濃厚接触者になってしまい、会社に出社できなかったので、
今日は積読していた「RISC-VとChiselで学ぶはじめてのCPU自作」を読んで(コードの写経)をしていた。

テストの出力と脳内デバッグ結果とが一致しなくて第8章あたりで手が止まってしまっていた。
で、「:=」がVerilogでいうノンブロッキング代入のことだと思っていたが、そうではなく、ただの信号間の接続だということに気がついた。
一旦思い込んでしまうと、思い込みを解消するまで大変だ。やっとスッキリした。

alwaysやprocessといった記述がないのでここでレジスタに代入しているんだぞって感じがなく、今の時点では読みにくいなぁと思ってしまう。
これは馴れが必要だ。