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日記

phasonの日記: ゲート長が1 nmを切るトランジスタの実現 2

日記 by phason

"Vertical MoS2 transistors with sub-1-nm gate lengths"
F. Wu et al., Nature, 603, 259-264 (2022).

CPUに代表される集積回路はますます微細化を進めており,トランジスタのゲート長も縮小の一途をたどっている.ゲート長を短くできればより多くの素子を集積できるだけではなく,電子が移動するのに必要な距離が短くなることからスイッチング速度的にも有利となる.
そんなゲート長であるが,そろそろ通常の微細化の限界が見えてきており,これ以上ゲート長を短くしていくとトンネル効果によるソース-ドレイン間でのリークの発生や,ドレイン側の電圧に引っ張られて障壁が下がってしまいリークが発生する可能性が指摘されている.要するに現代は,「原理的にどこまで微細化できるのか?」が現実的な問題として持ち上がりつつある状況である.なお,通常の構造では5 nmあたりが限界ではないか,という話もある(※).

※ここで言う5 nmは,ゲートの実際のサイズとしての長さであり,いわゆるCPUのプロセスルール名としての5 nmとは異なる.プロセスルール名とゲート長などの最小加工精度は一致しなくなっているので,一般的に言う「○ nmプロセス」の加工幅は〇 nmではない(たいていもっと大きい).このあたり,面倒なのでもっとちゃんと統一してほしいもんである.

5 nmの限界を超える方法のひとつが,MoS2のナノシートを用いたトランジスタだ.MoS2は単層を容易に作成できる化合物で,誘電率が低く易動度も低いことから局所的にゲートによる電場をかけることに向いた素材である.素材が薄いということは電流が流れる部分に対し均一に電場をかけられるということを意味している.厚みのある素材だと上下方向(厚み方向)で実際にかかっている電位が変わってしまうので,言ってみれば異なるゲート電圧が印加されているトランジスタが積層されているようなものになってしまう.これに対し単相のMoS2はMoを硫黄が上下から挟んだような薄層であり,厚み方向のサイズがほとんどないため素材に対し均一にゲート電圧がかかっているとみなせる.さらに誘電率も低いので,ソース-ドレイン間の電位差によるトンネル電流なども減らすことができる.
2016年に報告された素子では,極細のゲート電極として直径1 nmほどのカーボンナノチューブを用い,その上に絶縁体(ゲート電場を伝える誘電体)であるZrO2を蒸着し,その後MoS2を載せることでゲート長1 nmのトランジスタの動作に成功している.

さて,そんなMoS2だが,もっと極限までゲート長を短くしてやろう,というのが今回の論文になる.今回著者らが実現した(物理的な)ゲート長は0.34 nm.この数字を見ると気づく人もそれなりにいるのだが,何を使ったのかと言えば単層グラフェンの側面になる.グラフェンは言わずと知れた安定かつ導電性の高い単原子厚の薄層であり,その側面の幅(というか,層の厚み)は当然ながら単原子サイズで最も薄い.
多くの場合,グラフェンはその「面」を使うのだが,今回著者らは構造を工夫することでグラフェンの側面をゲート電極として使用することに成功した.どんな構造でどのように作るのかは,Fig. 2を見ていただければ一目瞭然だろう.
まずは基板となる高ドープ(=高導電性)のSiを空気中で表面酸化しSiO2の層を作り,その上にウェハースケール(と言っても3 cm四方ぐらい)のグラフェンを載せる.グラフェンの上にはさらにAlを蒸着するが,このAlの表面(グラフェンとの界面も含む)は酸化により絶縁層を形成する.このAlは,ゲート電極であるグラフェンに電圧を印加した際に,その影響が上までいかないようにするシールドの役割である(多分,グラウンドか何かに電位を落とす).その後,素子の一部を電子線で適度に削って薄くする(図中の右側の部分).削った上から誘電体であるHfO2を薄めに載せ,これまたウェハースケールのMoS2を貼り付けて,最後にソースとドレインの電極を蒸着すれば完成である.
ポイントは,ゲート電極であるグラフェンに対してMoS2が接近するのが切り立った崖の部分であるため,グラフェンの側面(=原子1層分の厚みの部分)がゲート電極として働くというところである.

実際のトランジスタとしての動作についてはFig. 3の(c)を見ていただくとわかりやすいのではないかと思うが,ゲートであるグラフェンの電位(VGr)を負に振っていくと,電子との反発によりMoS2のグラフェンに近い部分に電子が侵入できなくなり,電流値が数桁以上激減するなど,トランジスタとしての動作が確認できる.On/Off比は作成したデバイスごとに結構ばらつくが,もっともよいもので1×105に達している(Fig. 3f).

著者らはさらにシミュレーションも行っており(Fig. 4),単層グラフェンのゲート電位により実効的には4.5 nm程度のゲート長として働いていると推測している(物理的なゲート長は0.34 nmだが,電位の影響が多少周囲にまで広がるので,実効ゲート長はこのぐらいに伸びる).計算上は,もっと薄いHfO2,例えば14 nmぐらいのものを作成すれば,実効ゲート長も3 nm程度にまで縮むと予想されている.
また,MoS2の厚みに関しては,総数を上げていくと次第にスイッチング特性が悪くなるが,数層ぐらいならまあ許容範囲か,という感じである(Fig. 4g).

そんなわけで,ほぼ究極だろうという物理ゲート長0.34 nmのトランジスタの発表であった.
作成法は典型的な基板,誘電体,作成手法が確立しているグラフェンとMoS2ということで,比較的多素子化して集積回路っぽいものもそこそこすぐ作れそうな雰囲気もある.
(多素子を同時に作りこんだ場合,すべての素子の場所でMoS2がきれいに崖の壁面部分に張り付いてくれるか,というところはわからないが……)
ただ,0.34 nmのゲート長と言っても実効ゲート長は4 nm程なわけで,トランジスタの微細化はなかなか難しいものだ.

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  • by Anonymous Coward on 2022年03月14日 23時11分 (#4215612)

    ゲート長を短くすることに、既にそれほどの意味が無くなってる気もします。
    トランジスタ密度を上げる意味での微細化には、ゲート長よりもゲート幅とか配線ピッチの方がずっと重要です。
    ゲート長はその長さ自体よりも、駆動能力を上げる意味での微細化でないと意味が薄い。
    そういう意味では、117mV/dec というのは、今時のデジタル回路向けにはちょっと辛い気がします。

    • by Anonymous Coward

      単純なゲート長でプロセスの進歩を測る時代じゃない的な意味では同意するけど、
      昨今だと熱で限界来るだろうし集積度も絶対の指標では無い気がする。

      ゲートが小さくなる事で静電容量減ったら電圧上がってもペイしたりしないかな。
      トランジスタに必要なワット数が同じなら電圧高い方が経路上でのロスも減るし。

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